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參數(shù)資料
| 型號： | M5M4V4S40CTP-15 |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | 4M (2-BANK x 131072-WORD x 16-BIT) Synchronous DRAM |
| 中文描述： | 4分（2 -銀行甲131072字x 16位）同步DRAM |
| 文件頁數(shù)： | 13/45頁 |
| 文件大小： | 1458K |
| 代理商： | M5M4V4S40CTP-15 |
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13
M5M4V4S40CTP-12, -15
Feb ‘97
Preliminary
MITSUBISHI LSIs
4M (2-BANK x 131072-WORD x 16-BIT) Synchronous DRAM
MITSUBISHI ELECTRIC
SDRAM (Rev. 0.3)
[ CAS LATENCY ]
/CAS latency, CL, is used to synchronize the first output data with the CLK frequency, i.e., the speed of
CLK determines which CL should be used. The DRAM column access, tCAC, determines the CL timing
requirements.
[ BURST LENGTH ]
The burst length, BL, determines the number of consecutive writes or reads that will be automatically
performed after the initial write or read command. For BL=1,2,4,8 the output data is tristated (Hi-Z) after
the last read. For BL=FP (Full Page) the TBST (Burst Terminate) command must be used to stop the output
of data.
/CAS Latency Timing (BL=4)
CLK
Command
Address
ACT
X
READ
Y
DQ
Q0
Q1
Q2
Q3
tRCD
DQ
Q0
Q1
Q2
Q3
DQ
Q0
Q1
Q2
Q3
CL=1
CL=2
CL=3
Burst Length Timing (CL=2)
CLK
Command
Address
ACT
X
READ
Y
tRCD
DQ
Q0
BL=1
DQ
Q0
Q1
BL=2
DQ
Q0
Q1
Q2
Q3
BL=4
DQ
Q0
Q1
Q2
Q3
BL=8
DQ
Q0
Q1
Q2
Q3
BL=FP
Q4
Q5
Q6
Q7
Q4
Q5
Q6
Q7
Q8
Q255
Q0
Q1
Full Page counter rolls over and continues to count.
相關(guān)PDF資料 |
PDF描述 |
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