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參數(shù)資料
| 型號： | M38869MCA-XXXGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 5 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 0.65 MM PITCH, PLASTIC, QFP-80! |
| 文件頁數(shù)： | 79/380頁 |
| 文件大小： | 4158K |
| 代理商： | M38869MCA-XXXGP |
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vi
3886 Group User’s Manual
List of figures
Fig. 46 STOP condition detecting timing diagram ................................................................... 1-50
Fig. 47 Structure of I2C START/STOP condition control register ......................................... 1-52
Fig. 48 Address data communication format ............................................................................ 1-52
Fig. 49 Structure of AD/DA control register ............................................................................. 1-55
Fig. 50 Structure of 10-bit A-D mode reading ......................................................................... 1-55
Fig. 51 Block diagram of A-D converter ................................................................................... 1-56
Fig. 52 Block diagram of D-A converter ................................................................................... 1-57
Fig. 53 Equivalent connection circuit of D-A converter (DA1) ............................................... 1-57
Fig. 54 Comparator circuit .......................................................................................................... 1-58
Fig. 55 Block diagram of Watchdog timer ................................................................................ 1-59
Fig. 56 Structure of Watchdog timer control register ............................................................. 1-59
Fig. 57 Reset circuit example .................................................................................................... 1-60
Fig. 58 Reset sequence .............................................................................................................. 1-60
Fig. 59 Internal status at reset .................................................................................................. 1-61
Fig. 60 Ceramic resonator circuit .............................................................................................. 1-62
Fig. 61 External clock input circuit ............................................................................................ 1-62
Fig. 62 System clock generating circuit block diagram (Single-chip mode) ........................ 1-63
Fig. 63 State transitions of system clock ................................................................................. 1-64
Fig. 64 Memory maps in various processor modes ................................................................ 1-65
Fig. 65 Structure of CPU mode register ................................................................................... 1-65
Fig. 66 ONW function timing ...................................................................................................... 1-66
Fig. 67 Programming and testing of One Time PROM version ............................................ 1-67
Fig. 68 Pin connection of M38869FFAHP/GP when operating in parallel input/output mode ... 1-70
Fig. 69 Read timing ..................................................................................................................... 1-71
Fig. 70 Timings during reading .................................................................................................. 1-72
Fig. 71 Input/output timings during programming (Verify data is output at the same timing as
for read.) ......................................................................................................................... 1-73
Fig. 72 Input/output timings during erasing (verify data is output at the same timing as for
read.) ............................................................................................................................... 1-74
Fig. 73 Programming/Erasing algorithm flow chart ................................................................. 1-76
Fig. 74 Pin connection of M38869FFAHP/GP when operating in serial I/O mode ............ 1-78
Fig. 75 Timings during reading .................................................................................................. 1-80
Fig. 76 Timings during programming ......................................................................................... 1-81
Fig. 77 Timings during program verify ...................................................................................... 1-81
Fig. 78 Timings at erasing .......................................................................................................... 1-82
Fig. 79 Timings during erase verify ........................................................................................... 1-82
Fig. 80 Timings at error checking .............................................................................................. 1-83
Fig. 81 Flash memory control register bit configuration ......................................................... 1-85
Fig. 82 Flash command register bit configuration ................................................................... 1-86
Fig. 83 CPU mode register bit configuration in CPU rewriting mode .................................. 1-86
Fig. 84 Flowchart of program/erase operation at CPU reprogramming mode .................... 1-88
Fig. 85 A-D conversion equivalent circuit ................................................................................. 1-92
Fig. 86 A-D conversion timing chart .......................................................................................... 1-92
CHAPTER 2 APPLICATION
Fig. 2.1.1 Memory map of registers relevant to I/O port ......................................................... 2-2
Fig. 2.1.2 Structure of Port Pi (i = 0 to 8) ................................................................................. 2-3
Fig. 2.1.3 Structure of Port Pi direction register (i = 0 to 8) .................................................. 2-3
Fig. 2.1.4 Structure of Port control register 1 ............................................................................ 2-4
Fig. 2.1.5 Structure of Port control register 2 ............................................................................ 2-4
Fig. 2.2.1 Memory map of registers relevant to interrupt ........................................................ 2-8
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PDF描述 |
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