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參數(shù)資料
| 型號： | M38869MCA-XXXGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 5 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 0.65 MM PITCH, PLASTIC, QFP-80! |
| 文件頁數(shù)： | 117/380頁 |
| 文件大?。?/td> | 4158K |
| 代理商： | M38869MCA-XXXGP |
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2-86
3886 Group User’s Manual
APPLICATION
2.5 Multi-master I2C-BUS interface
After START condition, the masters, which have different speed, simultaneously start clock transmission.
The SCL outputs “L” because (A) finished counting “H” output; then (B)’s “H” output counting is
interrupted and (B) starts counting “L” output.
The (A) outputs “H” because (A) finished counting “L” term; the SCL level does not become “H”
because (B) outputs “L”, and counting “H” term does not start but stop.
(B) outputs “L” term.
The SCL outputs “H” because (B) finished counting “L” term; then (B)’s “H” output counting is
started at the same time as (A).
The SCL outputs “L” because (A) first finished counting “H” output; then (B)’s “H” output counting
is interrupted and (B) starts counting “L” output.
The above are repeatedly performed.
(2)
Clock synchronization during communication
In the I2C-BUS, the slave device is permitted to retain the SCL line “L” and become waiting status
for transmission from the master. By byte unit, for the reception preparation of the slave device, the
master can become waiting status by making the SCL line “L”, which is after completion of byte
reception or the ACK.
By bit unit, it is possible to slow down a clock speed by retaining the SCL line “L” for slave devices
having limited hardware.
The 3886 group can transmit data correctly without reduction of data bits toward waiting status
request from the slave device. It is because the synchronization circuit is included for the case when
retaining the SCL line “L” as an internal hardware.
After the last bit, including the ACK bit, of a transmission/reception data byte, the SCL line automatically
remains “L” and waiting status is generated until completion of an interrupt process or reception
preparation.
(3)
Arbitration lost
A plural master exists on the same bus in the I2C-BUS and there are possibility to start communication
simultaneously. Even when the master devices having the same transmission frequency start
communication simultaneously, which device must transmit data correctly. Accordingly, there is the
definition to detect a communication confliction on the SDA line in the I2C-BUS.
The SDA line is output at the timing synchronized by the SCL, however, the synchronization among
the SDA signals is not performed.
Fig. 2.5.16 SCL waveforms when synchronizing clocks
SCL(A)
SCL(B)
SCL
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PDF描述 |
|---|---|
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參數(shù)描述 |
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| M38869MD-XXXHP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER |
| M38869ME-XXXHP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER |
| M38869MFA | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER |
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