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參數(shù)資料
| 型號(hào)： | M38049FFLSP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 16.8 MHz, MICROCONTROLLER, PDIP64 |
| 封裝： | 17 X 56.40 MM, 1.78 MM HEIGHT, PLASTIC, SDIP-64 |
| 文件頁數(shù)： | 98/129頁 |
| 文件大小： | 1721K |
| 代理商： | M38049FFLSP |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁當(dāng)前第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁
Rev.1.00
Oct 27, 2008
Page 70 of 128
REJ03B0266-0100
3804 Group (Spec.L)
START/STOP Condition Detecting Operation
The START/STOP condition detection operations are shown in
by the START/STOP condition set bit.
The START/STOP condition can be detected only when the
input signal of the SCL and SDA pins satisfy three conditions:
SCL release time, setup time, and hold time (see Table 13).
The BB flag is set to “1” by detecting the START condition and
is reset to “0” by detecting the STOP condition.
The BB flag set/reset timing is different in the standard clock
mode and the high-speed clock mode. Refer to Table 13, the BB
flag set/reset time.
Note. When a STOP condition is detected in the slave mode (MST = 0),
an interrupt request signal “I2CIRQ” occurs to the CPU.
NOTE:
1. Unit : Cycle number of system clock
φ
SSC value is the decimal notation value of the START/STOP
condition set bits SSC4 to SSC0. Do not set “0” or an odd
number to SSC value. The value in parentheses is an
example when the I2C START/STOP condition control
register is set to “1816” at
φ = 4 MHz.
Fig. 68 START/STOP condition detecting timing
diagram
Fig. 69 STOP condition detecting timing diagram
Table 13 START condition/STOP condition detecting
conditions
Standard clock mode
High-speed clock mode
SCL release
time
SSC value + 1 cycle (6.25
μs)
4 cycle (1.0
μs)
Setup time
SSC value + 1
cycle
< 4 μs (3.125 μs)
2
2 cycle (0.5
μs)
Hold time
SSC value + 1
cycle
< 4 μs (3.125 μs)
2
2 cycle (0.5
μs)
BB flag set/
reset time
SSC value
1
+ 2 cycles (3.375
μs)
2
3.5 cycle (0.875
μs)
BB flag
SCL
SDA
SCL release time
BB flag
reset time
Hold time
Setup
time
SCL
SDA
BB flag
SCL release time
BB flag
reset time
Hold time
Setup
time
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