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參數(shù)資料
| 型號(hào)： | M38049FFLSP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 16.8 MHz, MICROCONTROLLER, PDIP64 |
| 封裝： | 17 X 56.40 MM, 1.78 MM HEIGHT, PLASTIC, SDIP-64 |
| 文件頁數(shù)： | 96/129頁 |
| 文件大?。?/td> | 1721K |
| 代理商： | M38049FFLSP |
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Rev.1.00
Oct 27, 2008
Page 69 of 128
REJ03B0266-0100
3804 Group (Spec.L)
START Condition Generating Method
When writing “1” to the MST, TRX, and BB bits of the I2C
status register (S1: address 001316) at the same time after writing
the slave address to the I2C data shift register (S0: address
001116) with the condition in which the ES0 bit of the I2C
control register (S1D: address 001416) is “1” and the BB flag is
“0”, a START condition occurs. After that, the bit counter
becomes “0002” and an SCL for 1 byte is output. The START
condition generating timing is different in the standard clock
mode and the high-speed clock mode. Refer to Figure 66, the
START condition generating timing diagram, and Table 11, the
START condition generating timing table.
Fig. 66 START condition generating timing diagram
NOTE:
1. Absolute time at
φ = 4 MHz. The value in parentheses
denotes the number of
φ cycles.
STOP Condition Generating Method
When the ES0 bit of the I2C control register (S1D: address
001416) is “1”, write “1” to the MST and TRX bits, and write “0”
to the BB bit of the I2C status register (S1: address 001316)
simultaneously. Then a STOP condition occurs. The STOP
condition generating timing is different in the standard clock
mode and the high-speed clock mode. Refer to Figure 67, the
STOP condition generating timing diagram, and Table 12, the
STOP condition generating timing table.
Fig. 67 STOP condition generating timing diagram
NOTE:
1. Absolute time at
φ = 4 MHz. The value in parentheses
denotes the number of
φ cycles.
Table 11 START condition generating timing table
Item
Standard clock
mode
High-speed clock
mode
Setup time
5.0
μs (20 cycles)
2.5
μs (10 cycles)
Hold time
5.0
μs (20 cycles)
2.5
μs (10 cycles)
I2C status register
write signal
SCL
SDA
Hold time
Setup
time
Table 12 STOP condition generating timing table
Item
Standard clock
mode
High-speed clock
mode
Setup time
5.0
μs (20 cycles)
3.0
μs (12 cycles)
Hold time
4.5
μs (18 cycles)
2.5
μs (10 cycles)
SCL
SDA
I2C status register
write signal
Hold time
Setup
time
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PDF描述 |
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