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參數(shù)資料
| 型號(hào)： | L64734 |
| 廠商： | LSI CORP |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | Tuner and Satellite Receiver Chipset |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP100 |
| 封裝： | PLASTIC, QFP-100 |
| 文件頁(yè)數(shù)： | 39/48頁(yè) |
| 文件大?。?/td> | 478K |
| 代理商： | L64734 |
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L64733/L64734 Tuner and Satellite Receiver Chipset
39
The numbers in the first column of
Table 11
refer to the timing
parameters shown in the preceding figures. All parameters in the timing
tables apply for T
A
= 0 C to 70 C and a capacitive load of 15 pF.
Table 11
L64734 AC Timing Parameters
Parameter
Description
Min
Max
Units
1
t
CYCLE
Clock Cycle for PCLK
11.1
33.3
1
1. Minimum Fs (sampling clock = 30 MHz).
ns
2
t
PWH
Clock Pulse Width HIGH
6
–
ns
3
t
PWL
Clock Pulse Width LOW
5
–
ns
4
t
S
Input Setup Time to CLK
4
–
ns
5
t
H
Input Hold to CLK
4
–
ns
6s
t
ODS
Output Delay from PCLK, serial mode
3
8
ns
6p
t
ODP
Output Delay from BCLKOUT, parallel
mode
3
–
PCLK
cycles
7
t
RWH
Reset Pulse Width HIGH
3
–
CLK
cycles
8
t
WK
Wake-Up Time
280
–
CLK
cycles
9
t
DLY
Delay from COEn
–
6
ns
10
t
CYCLE_PS
Clock Cycle for PSOUTp, PSOUTn
clock
14
35
ns
11
t
PWH_PS
PSOUT Clock Pulse Width HIGH
6
–
ns
12
t
PWL_PS
PSOUT Clock Pulse Width LOW
6
–
ns
13
t
OD_PS
Output Delay from PSOUT
4
8.5
ns
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