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參數(shù)資料
| 型號： | KIT912F634EVME |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 148/339頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT EVAL FOR MM912F634 |
| 標準包裝： | 1 |
| 類型： | MCU |
| 適用于相關產(chǎn)品： | MM912F634 |
| 所含物品： | 板，線纜，CD |
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Functional Description and Application Information
S12S Debug (S12SDBGV1) Module
MM912F634
Freescale Semiconductor
231
4.31.3.2.8.8
Debug Comparator Data Low Mask Register (DBGADLM)
Read: If COMRV[1:0] = 00
Write: If COMRV[1:0] = 00 and DBG not armed.
4.31.4
Functional Description
This section provides a complete functional description of the DBG module. If the part is in secure mode, the DBG module can
generate breakpoints, but tracing is not possible.
4.31.4.1
S12SDBGV1 Operation
Arming the DBG module by setting ARM in DBGC1 allows triggering the state sequencer, storing of data in the trace buffer, and
generation of breakpoints to the CPU. The DBG module is made up of four main blocks, the comparators, control logic, the state
sequencer, and the trace buffer.
The comparators monitor the bus activity of the CPU. All comparators can be configured to monitor address bus activity.
Comparator A can also be configured to monitor databus activity and mask out individual data bus bits during a compare.
Comparators can be configured to use R/W and word/byte access qualification in the comparison. A match with a comparator
register value can initiate a state sequencer transition to another state (see Figure 71). Either forced or tagged matches are
possible. Using a forced match, a state sequencer transition can occur immediately on a successful match of system busses and
comparator registers. Whilst tagging, at a comparator match, the instruction opcode is tagged and only if the instruction reaches
the execution stage of the instruction queue, can a state sequencer transition occur. In the case of a transition to Final State, bus
tracing is triggered and/or a breakpoint can be generated.
A state sequencer transition to Final State (with associated breakpoint, if enabled) can be initiated by writing to the TRIG bit in
the DBGC1 control register.
The trace buffer is visible through a 2-byte window in the register address map, and must be read out using standard 16-bit word
reads.
Table 307. Debug Comparator Data Low Mask Register (DBGADLM)
Address: 0x002F
7
6
5
432
10
R
Bit 7Bit 6Bit 5Bit 4Bit 3Bit 2Bit 1Bit 0
W
Reset
0
000
00
0
Table 308. DBGADLM Field Descriptions
Field
Description
7–0
Bits[7:0]
Comparator Data Low Mask Bits — The Comparator data low mask bits control whether the selected comparator compares
the data bus bits [7:0] to the corresponding comparator data compare bits. Data bus comparisons are only performed if the TAG
bit in DBGACTL is clear
0 Do not compare corresponding data bit. Any value of corresponding data bit allows match
1 Compare corresponding data bit
相關PDF資料 |
PDF描述 |
|---|---|
| MRJ0800DD-A | C/A MRJ21/MRJ21 GBE STRT CMR 80M |
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| RS-4805DZ/H3 | CONV DC/DC 2W 18-72VIN +/-05VOUT |
| 38S801C | INDUCTOR 0.80UH 12.5A SMD |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| KIT912S812ECUEVM | 功能描述:電源管理IC開發(fā)工具 Single Cylinder S12XS E RoHS:否 制造商:Maxim Integrated 產(chǎn)品:Evaluation Kits 類型:Battery Management 工具用于評估:MAX17710GB 輸入電壓: 輸出電壓:1.8 V |
| Kit-916 | 制造商:ANDERSON POWER PRODUCTS 功能描述:KIT |
| Kit-917 | 制造商:ANDERSON POWER PRODUCTS 功能描述:KIT |
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