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參數(shù)資料
| 型號： | KIT912F634EVME |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 133/339頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT EVAL FOR MM912F634 |
| 標準包裝： | 1 |
| 類型： | MCU |
| 適用于相關產品： | MM912F634 |
| 所含物品： | 板，線纜，CD |
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Functional Description and Application Information
S12S Debug (S12SDBGV1) Module
MM912F634
Freescale Semiconductor
218
4.31.3.2.2
Debug Status Register (DBGSR)
Read: Anytime
Write: Never
6
TRIG
Immediate Trigger Request Bit — This bit when written to 1 requests an immediate trigger independent of comparator status.
When tracing is complete a forced breakpoint may be generated depending upon DBGBRK and BDM bit settings. This bit
always reads back a 0. Writing a 0 to this bit has no effect. If the DBGTCR_TSOURCE bit is clear no tracing is carried out. If
tracing has already commenced using BEGIN trigger alignment, it continues until the end of the tracing session as defined by
the TALIGN bit, thus TRIG has no affect. In secure mode tracing is disabled and writing to this bit cannot initiate a tracing
session.
0 Do not trigger until the state sequencer enters the Final State.
1 Enter Final State immediately and issue forced breakpoint request on tracing completion
4
BDM
Background Debug Mode Enable — This bit determines if an S12X breakpoint causes the system to enter Background Debug
Mode (BDM) or initiate a Software Interrupt (SWI). If this bit is set but the BDM is not enabled by the ENBDM bit in the BDM
module, then breakpoints default to SWI.
0 Breakpoint to Software Interrupt if BDM inactive. Otherwise no breakpoint.
1 Breakpoint to BDM, if BDM enabled. Otherwise breakpoint to SWI
3
DBGBRK
S12SDBGV1 Breakpoint Enable Bit — The DBGBRK bit controls whether the debugger will request a breakpoint on reaching
the state sequencer Final State. If tracing is enabled, the breakpoint is generated on completion of the tracing session. If
tracing is not enabled, the breakpoint is generated immediately.
0 No Breakpoint generated
1 Breakpoint generated
1–0
COMRV
Comparator Register Visibility Bits — These bits determine which bank of comparator register is visible in the 8-byte window
of the S12SDBG module address map, located between 0x0028 to 0x002F. Furthermore, these bits determine which register
is visible at the address 0x0027. See Table 262.
Table 262. COMRV Encoding
COMRV
Visible Comparator
Visible Register at 0x0027
00
Comparator A
DBGSCR1
01
Comparator B
DBGSCR2
10
Comparator C
DBGSCR3
11
None
DBGMFR
Table 263. Debug Status Register (DBGSR)
Address: 0x0021
7
6
5
432
10
R
TBF
0
SSF2
SSF1
SSF0
W
Reset
POR
—
0
Table 264. DBGSR Field Descriptions
Field
Description
7
TBF
Trace Buffer Full — The TBF bit indicates that the trace buffer has stored 64 or more lines of data since it was last armed. If
this bit is set, then all 64 lines will be valid data, regardless of the value of DBGCNT bits. The TBF bit is cleared when ARM in
DBGC1 is written to a one. The TBF is cleared by the power on reset initialization. Other system generated resets have no
affect on this bit.
This bit is also visible at DBGCNT[7].
Table 261. DBGC1 Field Descriptions (continued)
Field
Description
相關PDF資料 |
PDF描述 |
|---|---|
| MRJ0800DD-A | C/A MRJ21/MRJ21 GBE STRT CMR 80M |
| VE-JWF-EZ | CONVERTER MOD DC/DC 72V 25W |
| EBC28DCMD-S288 | CONN EDGECARD 56POS .100 EXTEND |
| RS-4805DZ/H3 | CONV DC/DC 2W 18-72VIN +/-05VOUT |
| 38S801C | INDUCTOR 0.80UH 12.5A SMD |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| KIT912H634EVME | 功能描述:開發(fā)板和工具包 - S08 / S12 DUAL LOW&HIDE SWITCH EVB RoHS:否 產品:Development Kits 工具用于評估:MC9S12G128 核心:S12 接口類型:CAN, LIN, RS-232, USB 工作電源電壓:5 V 制造商:Freescale Semiconductor |
| KIT912J637EVME | 功能描述:電源管理IC開發(fā)工具 BATTERY SENSOR 912J637 RoHS:否 制造商:Maxim Integrated 產品:Evaluation Kits 類型:Battery Management 工具用于評估:MAX17710GB 輸入電壓: 輸出電壓:1.8 V |
| KIT912S812ECUEVM | 功能描述:電源管理IC開發(fā)工具 Single Cylinder S12XS E RoHS:否 制造商:Maxim Integrated 產品:Evaluation Kits 類型:Battery Management 工具用于評估:MAX17710GB 輸入電壓: 輸出電壓:1.8 V |
| Kit-916 | 制造商:ANDERSON POWER PRODUCTS 功能描述:KIT |
| Kit-917 | 制造商:ANDERSON POWER PRODUCTS 功能描述:KIT |
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