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參數(shù)資料
| 型號(hào)： | IS62WV51216BLL-70XI |
| 廠商： | INTEGRATED SILICON SOLUTION INC |
| 元件分類(lèi)： | DRAM |
| 英文描述： | 512K x 16 LOW VOLTAGE, ULTRA LOW POWER CMOS STATIC RAM |
| 中文描述： | 512K X 16 STANDARD SRAM, 70 ns, UUC |
| 封裝： | DIE |
| 文件頁(yè)數(shù)： | 8/16頁(yè) |
| 文件大?。?/td> | 137K |
| 代理商： | IS62WV51216BLL-70XI |
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8
Integrated Silicon Solution, Inc. — www.issi.com —
1-800-379-4774
Rev. B
02/24/05
IS62WV51216ALL, IS62WV51216BLL
ISSI
DATA VALID
PREVIOUS DATA VALID
t
AA
t
OHA
t
OHA
t
RC
D
Q0-D15
ADDRESS
AC WAVEFORMS
READ CYCLE NO. 1
(1,2)
(Address Controlled) (
CS1
=
OE
= V
IL
,
CS2 =
WE
= V
IH
,
UB
or
LB
= V
IL
)
READ CYCLE SWITCHING CHARACTERISTICS
(1)
(Over Operating Range)
45 ns
55 ns
70 ns
Symbol
t
RC
t
AA
t
OHA
t
ACS1/
t
ACS2
t
DOE
t
HZOE
(2)
t
LZOE
(2)
t
HZCS1/
t
HZCS2
(2)
t
LZCS1/
t
LZCS2
(2)
t
BA
t
HZB
t
LZB
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
Read Cycle Time
45
—
55
—
70
—
ns
Address Access Time
—
45
—
55
—
70
ns
Output Hold Time
10
—
10
—
10
—
ns
CS1/
CS2 Access Time
—
45
—
55
—
70
ns
OE
Access Time
—
20
—
25
—
35
ns
OE
to High-Z Output
—
15
—
20
—
25
ns
OE
to Low-Z Output
5
—
5
—
5
—
ns
CS1/
CS2 to High-Z Output
0
15
0
20
0
25
ns
CS1/
CS2 to Low-Z Output
10
—
10
—
10
—
ns
LB
,
UB
Access Time
—
45
—
55
—
70
ns
LB
,
UB
to High-Z Output
0
15
0
20
0
25
ns
LB
,
UB
to Low-Z Output
0
—
0
—
0
—
ns
Notes:
1. Test conditions assume signal transition times of 5 ns or less, timing reference levels of 0.9V/1.5V, input pulse levels of 0.4 to
V
DD
-0.2V/0.4V to V
DD
-0.3V and output loading specified in Figure 1.
2. Tested with the load in Figure 2. Transition is measured ±500 mV from steady-state voltage. Not 100% tested.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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