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參數(shù)資料
| 型號： | IDTSSTE32882KA1AKG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 7/75頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC REGISTERING CLK DRIVER 176BGA |
| 標(biāo)準(zhǔn)包裝： | 170 |
| 類型： | 時(shí)鐘緩沖器/驅(qū)動(dòng)器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 存儲器，DDR3，RDIMM |
| 輸入： | CMOS |
| 輸出： | CMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 5:60 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 810MHz |
| 電源電壓： | 1.282 V ~ 1.575 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 176-TFBGA |
| 供應(yīng)商設(shè)備封裝： | 176-CABGA（13.5x8） |
| 包裝： | 托盤 |
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1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
15
SSTE32882KA1
7314/8
THE INFORMATION IN THIS DOCUMENT IS SUBJECT TO CHANGE WITHOUT NOTICE
SSTE32882KA1
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE RANGE
PLL Function Table
Inputs
Outputs
PLL
RESET
AVDD
OEn1
1
The Output Enable (OEn) to disable the output buffer is not an input signal to the SSTE32882KA1, but an internal signal
from the PLL powerdown control and test logic. It is controlled by setting or clearing the corresponding bit in the Clock Driver
mode register.
CK2
2
It is illegal to hold both the CK and CK inputs at static logic HIGH levels or static complementary logic levels (LOW and
HIGH) when RESET is driven HIGH.
CK2
Yn
FBOUT
L
X
Float
Off
H
VDD nominal
L
H
L
HL
HOn
H
VDD nominal
L
H
L
H
L
H
L
On
H
VDD nominal
H
L
H
Float
L
HOn
H
VDD nominal
H
L
Float
H
LOn
H
VDD nominal
X
L
Float
Off
H
GND3
3
This is a device test mode and all register timing parameters are not guaranteed.
LL
H
L
HL
H
Bypassed/Off
H
LH
L
H
LH
L
Bypassed/Off
H
H
L
H
Float
L
H
Bypassed/Off
H
H
L
Float
H
L
Bypassed/Off
H
X
L
Float
Bypassed/Off
H
X
H
Reserved
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