參數(shù)資料
型號(hào)： IDTSSTE32882KA1AKG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 11/75頁
文件大小： 0K
描述： IC REGISTERING CLK DRIVER 176BGA
標(biāo)準(zhǔn)包裝： 170
類型： 時(shí)鐘緩沖器/驅(qū)動(dòng)器，多路復(fù)用器
PLL： 是
主要目的： 存儲(chǔ)器，DDR3，RDIMM
輸入： CMOS
輸出： CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 5:60
差分 - 輸入:輸出： 是/是
頻率 - 最大： 810MHz
電源電壓： 1.282 V ~ 1.575 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 176-TFBGA
供應(yīng)商設(shè)備封裝： 176-CABGA（13.5x8）
包裝： 托盤
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
19
SSTE32882KA1
7314/8
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SSTE32882KA1
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE RANGE
DC Specifications - Voltage (DDR3U 1.25V)
Voltage waveforms; input clock
Symbol
Parameter
Signals
Min
Nom
Max
Unit
VDD
DC Supply voltage (1.25V Operation)
1.19
1.25
1.31
V
VREF
DC Reference voltage
0.49 x VDD
0.50 x VDD
0.51 x VDD
V
VTT
DC Termination voltage
VREF – 40 mV
VREF
VREF + 40 mV
V
VIH(AC)
AC HIGH-level input voltage (1.25V Operation,
DDR3U-800/1066/1333/1600)
Data inputs1
1 DCKE0/1, DODT0/1, DA0..DA15, DBA0..DBA2, DRAS, DCAS, DWE, PAR_IN, DCS[1:0] when QCSEN = HIGH, DCS[3:0] when QCSEN = LOW.
VREF + 125 mV
–
VDD + 0.2
V
VIL(AC)
AC LOW-level input voltage (1.25V Operation,
DDR3U-800/1066/1333/1600)
Data inputs1
–0.2
–
VREF – 125 mV
V
VIH(DC)
DC HIGH-level input voltage(1.25V Operation)
Data inputs1
VREF + 90 mV
–
VDD + 0.2
V
VIL(DC)
DC LOW-level input voltage(1.25V Operation)
Data inputs1
–0.2
–
VREF – 90 mV
V
VIH(CMOS) HIGH-level input voltage
CMOS inputs2
2 RESET, MIRROR
0.65 x VDD
–
VDD
V
VIL(CMOS) LOW-level input voltage
CMOS inputs2
0–
0.35 x VDD
V
VIL (Static) Static LOW-level input voltage3
3 This spec applies only when both CK and CK are actively driven LOW. It does not apply when CK/CK are floating.
CK, CK,
-–
0.35 x VDD
V
VIX(AC)
Differential input crosspoint voltage range(1.25V Operation,
DDR3U-800/1066/1333/1600)
CK, CK, FBIN, FBIN
0.5xVDD - 150 mV
0.5 x VDD
0.5xVDD + 150 mV
V
0.5xVDD - 180mV4
4 Extended range for Vix is only allowed for clock (CK and CK) and if single-ended clock input signals CK and CK are monotonic with a single-ended swing VSEL / VSEH
of at least VDD/2 +/-243 mV, and when the differential slew rate of CK - CK is larger than 3.6 V/ns.
0.5 x VDD
0.5xVDD + 180 mV4
V
VID(AC)
Differential input voltage5 (1.25V Operation,
DDR3U-800/1066/1333/1600)
5 VID is the magnitude of the difference between the input level on CK and the input level on CK See Diagram (Voltage waveforms; input clock)
CK, CK
250
–
VDD
mV
IOH
HIGH-level output current6
6 Default settings
All outputs except ERROUT
-11
–
mA
IOL
LOW-level output current6
All outputs except ERROUT
11
–
–-
mA
IOL
LOW-level output current
ERROUT
25
–
mA
VOD
Differential re-driven clock swing (1.25V Operation)
Yn, Yn
400
–
VDD
mV
VOX
Differential Output Crosspoint Voltage (1.25V Operation)
Yn, Yn
0.5xVDD – 90 mV
–
0.5xVDD + 90 mV
V
VIX(AC)
VID
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