參數(shù)資料
型號(hào)： IDTSSTE32882KA1AKG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 36/75頁
文件大小： 0K
描述： IC REGISTERING CLK DRIVER 176BGA
標(biāo)準(zhǔn)包裝： 170
類型： 時(shí)鐘緩沖器/驅(qū)動(dòng)器，多路復(fù)用器
PLL： 是
主要目的： 存儲(chǔ)器，DDR3，RDIMM
輸入： CMOS
輸出： CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 5:60
差分 - 輸入:輸出： 是/是
頻率 - 最大： 810MHz
電源電壓： 1.282 V ~ 1.575 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 176-TFBGA
供應(yīng)商設(shè)備封裝： 176-CABGA（13.5x8）
包裝： 托盤
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
41
SSTE32882KA1
7314/8
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SSTE32882KA1
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE RANGE
Timing of clock, data and parity signals
1 CK left out for better visibility.
The next figure shows the parity diagram with two consecutive parity-error occurrences and assumes the occurrence of both
parity errors when data is clocked in at the n and n+1 input clock cycles (PAR_IN clocked in on the n+1 and n+2 input clock
cycles).
Two Consecutive Parity-Error Occurrences
1 CK left out for better visibility.
The next figure shows the parity diagram with two parity-error occurrences separated by a clock cycle with no error
occurrence. The diagram assumes the occurrence of two parity errors when data is clocked in at the n and n+2 input clock
cycles (PAR_IN clocked in on the n+1 and n+3 input clock cycles).
Two Parity-Error Occurrences Separated by a Clock Cycle of no Error Occurrence
1 CK left out for better visibility.
The next figure shows the parity diagram with two parity-error occurrences separated by two input clock cycles with no error
occurrence. The diagram assumes the occurrence of two parity errors when data is clocked in at the n and n+3 input clock
cycles (PAR_IN clocked in on the n+1 and n+4 input clock cycles).
CK(1)
CA
Input
PAR_IN
CA0
P0
CA1
P1
CA2
P2
ERROUT
nn+1
n+2n+3
n+4n+5
n+6
ERROUT resulting from CA0 - P0
CK(1)
CA
Input
PAR_IN
CA0
P0
CA1
P1
CA2
P2
ERROUT
nn+1
n+2n+3
n+4n+5
n+6
ERROUT resulting from CA0 - P0, followed by 2nd error in CA1 - P1
CK(1)
CA
Input
PAR_IN
CA0
P0
CA1
P1
CA2
P2
ERROUT
n
n+1
n+2
n+3
n+4
n+5
n+6
ERROUT resulting from CA0 - P0, followed by 2nd error in CA2 - P2
n+7
n+8
n+9
CA3
P3
P4
CA4
CA5
P5
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PDF描述
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