參數(shù)資料
型號: IDTSSTE32882KA1AKG
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 14/75頁
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描述: IC REGISTERING CLK DRIVER 176BGA
標(biāo)準(zhǔn)包裝: 170
類型: 時(shí)鐘緩沖器/驅(qū)動(dòng)器,多路復(fù)用器
PLL:
主要目的: 存儲器,DDR3,RDIMM
輸入: CMOS
輸出: CMOS
電路數(shù): 1
比率 - 輸入:輸出: 5:60
差分 - 輸入:輸出: 是/是
頻率 - 最大: 810MHz
電源電壓: 1.282 V ~ 1.575 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 176-TFBGA
供應(yīng)商設(shè)備封裝: 176-CABGA(13.5x8)
包裝: 托盤
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
21
SSTE32882KA1
7314/8
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SSTE32882KA1
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE RANGE
Capacitance Values
Symbol
Parameter
Conditions
DDR3/DDR3L/DDR3U
800/1066/1333/1600
DDR3-1866
Unit
Min
Typ
Max
Min
Typ
Max
CI
Input capacitance, Data inputs
see footnote1,2
1 This parameter is not subject to production test. It is verified by design and characterization. Input capacitance is measured according to JEP147 ("PROCEDURE
FOR MEASURING INPUT CAPACITANCE USING A VECTOR NETWORK ANALYZER (VNA)") with VDD, VSS, AVDD, AVSS, PVDD, PVSS, VREF applied
and all other pins (except the pin under test) floating. Input capacitance are measured with the device default settings when MIRROR=Low.
2. Data Inputs are DCKE0/1, DODT0/1, DA0..DA15, DBA0..DBA2, DRAS, DWE, PAR_IN, DCS[1:0], when QCSEN = HIGH, DCS[3:0] when QCSEN =LO
1.5
-
2.5
1.5
-
2.2
pF
Input capacitance, CK, CK, FBIN, FBIN‘
see footnote1
1.5
-
2.5
1.5
-
2.2
pF
CO
Output capacitance, Re-driven and Clock
Outputs
QxA0..QxA15, QxBA0..QxBA2, QxCS0/1,
QxCKE0/1, QxODT0/1, QxRAS, QxCAS,
QxWE, Y0, Y0.. Y3, Y3
1-
2
pF
C
Delta capacitance over all inputs
--
0.5
-
0.5
pF
CIR
Input capacitance, RESET, MIRROR,
QCSEN
VI =VDD or GND; VDD = 1.5 V
--
3
-
3
pF
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