參數(shù)資料
型號(hào)： IDTSSTE32882KA1AKG
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 33/75頁(yè)
文件大?。?/td> 0K
描述： IC REGISTERING CLK DRIVER 176BGA
標(biāo)準(zhǔn)包裝： 170
類型： 時(shí)鐘緩沖器/驅(qū)動(dòng)器，多路復(fù)用器
PLL： 是
主要目的： 存儲(chǔ)器，DDR3，RDIMM
輸入： CMOS
輸出： CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 5:60
差分 - 輸入:輸出： 是/是
頻率 - 最大： 810MHz
電源電壓： 1.282 V ~ 1.575 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 176-TFBGA
供應(yīng)商設(shè)備封裝： 176-CABGA（13.5x8）
包裝： 托盤
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
39
SSTE32882KA1
7314/8
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SSTE32882KA1
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE RANGE
Timing of clock and data during initialization sequence with stable power
1 CK is left out for better visibility.
2 DCKE0, DCKE1, DODT0, DODT1, DCS0 and DCS1 are not included in this range.
3 QxCKEn, QxODTn, QxCSn are not included in this range.
4 n = 1 for QuadCS disabled mode, n = 3 for QuadCS enabled mode.
CK(1)
VDD
DCKE[0:1]
RESET
DA/C(2)
DODT[0:1]
DCS0
DCS[n:1]
PLL lock 6
μs
tACT = 8 cycles
tINIT_Power_Stable = 100 nS
Controller guarantees high logic
Controller guarantees low logic
Controller guarantees valid logic
Register proper function and timing starting from here
Register drives CKE low until ready to transfer input signals
QxCKE[0:1]
QxCS[0:1]
ERROUT
Step 0,1
Step 2
Step 3
Step 5
Step 6
Step 7
Register guarantees high logic
Step 4
Register guarantees low logic
H or L
Hi-Z
Y[0:3](1)
QxA/C(3)
Controller guarantees valid logic
H or L
QxODT[0:1]
Hi-Z
H or L
High or Low
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PDF描述
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