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參數(shù)資料
| 型號： | IDT82V3255TFG8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 47/132頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN SMC STRATUM 3 64-TQFP |
| 標準包裝： | 1,250 |
| 類型： | 時鐘/頻率發(fā)生器，多路復用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 3:3 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應(yīng)商設(shè)備封裝： | 64-TQFP（10x10） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 82V3255TFG8 |
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IDT82V3255
WAN PLL
Functional Description
21
December 3, 2008
3.5.2
FREQUENCY MONITORING
Frequency is monitored by comparing the input clock with a refer-
ence clock. The reference clock can be derived from the master clock or
the output of T0 DPLL, as determined by the FREQ_MON_CLK bit.
A frequency hard alarm threshold is set for frequency monitoring. If
the FREQ_MON_HARD_EN bit is ‘1’, a frequency hard alarm is raised
when the frequency of the input clock with respect to the reference clock
is above the threshold; the alarm is cleared when the frequency is below
the threshold.
The frequency hard alarm threshold can be calculated as follows:
Frequency Hard Alarm Threshold (ppm) = (ALL_FREQ_HARD_
THRESHOLD[3:0] + 1) X FREQ_MON_FACTOR[3:0]
If the FREQ_MON_HARD_EN bit is ‘1’, the frequency hard alarm
status
of
the
input
clock
is
indicated
by
the
INn_CMOS_FREQ_HARD_ALARM bit (n = 1, 2 or 3) /
INn_DIFF_FREQ_HARD_ALARM bit (n = 1 or 2). When the
FREQ_MON_HARD_EN bit is ‘0’, no frequency hard alarm is raised
even if the input clock is above the frequency hard alarm threshold.
The input clock with a frequency hard alarm is disqualified for clock
selection for T0/T4 DPLL.
In addition, if the input clock is 2 kHz, 4 kHz or 8 kHz, its clock edges
with respect to the reference clock are monitored. If any edge drifts out-
side ±5%, the input clock is disqualified for clock selection for T0/T4
DPLL. The input clock is qualified if any edge drifts inside ±5%. This
function is supported only when the IN_NOISE_WINDOW bit is ‘1’.
The frequency of each input clock with respect to the reference clock
can be read by doing the following step by step:
1. Select an input clock by setting the IN_FREQ_READ_CH[3:0]
bits;
2. Read the value in the IN_FREQ_VALUE[7:0] bits and calculate
as follows:
Input Clock Frequency (ppm) = IN_FREQ_VALUE[7:0] X
FREQ_MON_FACTOR[3:0]
Note that the value set by the FREQ_MON_FACTOR[3:0] bits
depends on the application.
Table 5: Related Bit / Register in Chapter 3.5
Bit
Register
Address (Hex)
BUCKET_SIZE_n_DATA[7:0] (3
≥ n ≥ 0)
BUCKET_SIZE_0_CNFG ~ BUCKET_SIZE_3_CNFG
33, 37, 3B, 3F
UPPER_THRESHOLD_n_DATA[7:0] (3
≥ n ≥ 0)
UPPER_THRESHOLD_0_CNFG ~ UPPER_THRESHOLD_3_CNFG
31, 35, 39, 3D
LOWER_THRESHOLD_n_DATA[7:0] (3
≥ n ≥ 0)
LOWER_THRESHOLD_0_CNFG ~ LOWER_THRESHOLD_3_CNFG
32, 36, 3A, 3E
DECAY_RATE_n_DATA[1:0] (3
≥ n ≥ 0)
DECAY_RATE_0_CNFG ~ DECAY_RATE_3_CNFG
34, 38, 3C, 40
BUCKET_SEL[1:0]
IN1_CMOS_CNFG, IN2_CMOS_CNFG, IN1_DIFF_CNFG,
IN2_DIFF_CNFG, IN3_CMOS_CNFG
16, 17, 19, 1A, 1D
INn_CMOS_NO_ACTIVITY_ALARM (n = 1, 2, or 3)
IN1_IN2_CMOS_STS, IN3_CMOS_STS
44, 47
INn_CMOS_FREQ_HARD_ALARM (n = 1, 2 or 3)
INn_DIFF_NO_ACTIVITY_ALARM (n = 1 or 2)
IN1_IN2_DIFF_STS
45
INn_DIFF_FREQ_HARD_ALARM (n = 1 or 2)
FREQ_MON_CLK
MON_SW_PBO_CNFG
0B
FREQ_MON_HARD_EN
ALL_FREQ_HARD_THRESHOLD[3:0]
ALL_FREQ_MON_THRESHOLD_CNFG
2F
FREQ_MON_FACTOR[3:0]
FREQ_MON_FACTOR_CNFG
2E
IN_NOISE_WINDOW
PHASE_MON_PBO_CNFG
78
IN_FREQ_READ_CH[3:0]
IN_FREQ_READ_CH_CNFG
41
IN_FREQ_VALUE[7:0]
IN_FREQ_READ_STS
42
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
|---|---|
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| IDT82V3280APFG8 | 制造商:Integrated Device Technology Inc 功能描述:IC PLL WAN SE STRATUM 2 100TQFP |
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