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參數(shù)資料
| 型號(hào)： | IDT82V3255TFG8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 43/132頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN SMC STRATUM 3 64-TQFP |
| 標(biāo)準(zhǔn)包裝： | 1,250 |
| 類型： | 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 3:3 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應(yīng)商設(shè)備封裝： | 64-TQFP（10x10） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 82V3255TFG8 |
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IDT82V3255
WAN PLL
Functional Description
18
December 3, 2008
3.3
INPUT CLOCKS & FRAME SYNC SIGNALS
Altogether 5 clocks and 3 frame sync signals are input to the device.
3.3.1
INPUT CLOCKS
The device provides 5 input clock ports.
According to the input port technology, the input ports support the fol-
lowing technologies:
PECL/LVDS
CMOS
According to the input clock source, the following clock sources are
supported:
T1: Recovered clock from STM-N or OC-n
T2: PDH network synchronization timing
T3: External synchronization reference timing
IN1_CMOS ~ IN3_CMOS support CMOS input signal only and the
clock sources can be from T1, T2 or T3.
IN1_DIFF and IN2_DIFF support PECL/LVDS input signal only and
automatically detect whether the signal is PECL or LVDS. The clock
sources can be from T1, T2 or T3.
For SDH and SONET networks, the default frequency is different.
SONET / SDH frequency selection is controlled by the IN_SONET_SDH
bit. During reset, the default value of the IN_SONET_SDH bit is deter-
mined by the SONET/SDH pin: high for SONET and low for SDH. After
reset, the input signal on the SONET/SDH pin takes no effect.
3.3.2
FRAME SYNC INPUT SIGNALS
Three 2 kHz, 4 kHz or 8 kHz frame sync signals are input on the
EX_SYNC1 to EX_SYNC3 pins respectively. They are CMOS inputs.
The input frequency should match the setting in the SYNC_FREQ[1:0]
bits.
Only one of the three frame sync input signals is used for frame sync
output signal synchronization. Refer to Chapter 3.13.2 Frame SYNC
Output Signals for details.
Table 3: Related Bit / Register in Chapter 3.3
Bit
Register
Address (Hex)
IN_SONET_SDH
INPUT_MODE_CNFG
09
SYNC_FREQ[1:0]
相關(guān)PDF資料 |
PDF描述 |
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| MS3450L18-9SX | CONN RCPT 7POS WALL MNT W/SCKT |
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參數(shù)描述 |
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| IDT82V3280APFG8 | 制造商:Integrated Device Technology Inc 功能描述:IC PLL WAN SE STRATUM 2 100TQFP |
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