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參數(shù)資料
| 型號： | IDT72T36135ML5BB |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 26/48頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO 1MX18 5NS 240BGA |
| 標準包裝： | 1 |
| 系列： | 72T |
| 功能： | 異步，同步 |
| 存儲容量： | 18M（1M x 18） |
| 訪問時間： | 5ns |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 240-BGA |
| 供應(yīng)商設(shè)備封裝： | 240-PBGA（19x19） |
| 包裝： | 托盤 |
| 其它名稱： | 72T36135ML5BB |
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COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T36135M 2.5V 18M-BIT TeraSync
36-BIT FIFO
524,288 x 36
32
FEBRUARY 04, 2009
Figure 10. Write Cycle and Full Flag Timing (IDT Standard Mode)
D0 - Dn
WEN
RCLK
REN
tENH
tENH
Q0 - Qn
DATA READ
NEXT DATA READ
tSKEW1
(1)
6723 drw17
WCLK
NO WRITE
1
2
1
2
NO WRITE
tWFF
tA
tENS
tENS
(1)
tDS
tA
DX
tDH
tCLK
tCLKH
FF[1:2]
RCS
tENS
tRCSLZ
tWFF
tSKEW1
tCLK
L
DX+1
tWFF
tDS
tDH
Figure 11. Read Cycle, Output Enable, Empty Flag and First Data Word Latency (IDT Standard Mode)
6723 drw18
D0 - Dn
tDS
tDH
D0
D1
tDS
tDH
NO OPERATION
RCLK
REN
EF[1:2]
tCLK
tCLKH
tCLKL
tENH
tREF
tA
tOLZ
Q0 - Qn
OE
WCLK
(1)
tSKEW1
WEN
tENS
tENH
1
2
tOLZ
NO OPERATION
LAST WORD
D0
D1
tENS
tENH
tOHZ
LAST WORD
tREF
tENH
tENS
tA
tREF
tENS
tENH
WCS
tOE
tWCSS
tWCSH
NOTES:
1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
EF[1:2] will go HIGH (after one RCLK cycle plus tREF). If the time between
the rising edge of WCLK and the rising edge of RCLK is less than tSKEW1, then
EF[1:2] deassertion may be delayed one extra RCLK cycle.
2.
LD = HIGH.
3. First data word latency = tSKEW1 + 1*TRCLK + tREF.
4.
RCS is LOW.
NOTES:
1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
FF[1:2] will go HIGH (after one WCLK cycle pus tWFF). If the time between
the rising edge of the RCLK and the rising edge of the WCLK is less than tSKEW1, then the
FF[1:2] deassertion may be delayed one extra WCLK cycle.
2.
LD = HIGH, OE = LOW, EF[1:2] = HIGH.
3.
WCS = LOW.
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