參數(shù)資料
型號(hào)： IDT71V65802S150BGG
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： SRAM
英文描述： 512K X 18 ZBT SRAM, 3.8 ns, PBGA119
封裝： 14 X 22 MM, GREEN, PLASTIC, BGA-119
文件頁(yè)數(shù)： 26/26頁(yè)
文件大?。?/td> 970K
代理商： IDT71V65802S150BGG
6.42
IDT71V65602, IDT71V65802, 256K x 36, 512K x 18, 3.3V Synchronous SRAMs with
ZBT
Feature, 2.5V I/O, Burst Counter, and Pipelined Outputs
Commercial and Industrial Temperature Ranges
9
Synchronous Truth Table(1)
Partial Truth Table for Writes(1)
NOTES:
1. L = VIL, H = VIH, X = Don’t Care.
2. When ADV/
LD signal is sampled high, the internal burst counter is incremented. The R/W signal is ignored when the counter is advanced. Therefore the nature of
the burst cycle (Read or Write) is determined by the status of the R/
W signal when the first address is loaded at the beginning of the burst cycle.
3. Deselect cycle is initiated when either (
CE1, or CE2 is sampled high or CE2 is sampled low) and ADV/LD is sampled low at rising edge of clock. The data bus will
tri-state two cycles after deselect is initiated.
4. When
CEN is sampled high at the rising edge of clock, that clock edge is blocked from propogating through the part. The state of all the internal registers and the I/
Os remains unchanged.
5. To select the chip requires
CE1 = L, CE2 = L, CE2 = H on these chip enables. Chip is deselected if any one of the chip enables is false.
6. Device Outputs are ensured to be in High-Z after the first rising edge of clock upon power-up.
7. Q - Data read from the device, D - data written to the device.
NOTES:
1. L = VIL, H = VIH, X = Don’t Care.
2. Multiple bytes may be selected during the same cycle.
3. N/A for X18 configuration.
CEN
R/
W
Chip
(5)
Enable
ADV/
LD
BWx
ADDRESS
USED
PREVIOUS CYCLE
CURRENT CYCLE
I/O
(2 cycles later)
L
Select
L
Valid
External
X
LOAD WRITE
D
(7)
L
H
Select
L
X
External
X
LOAD READ
Q
(7)
L
X
H
Valid
Internal
LOAD WRITE /
BURST WRITE
(Advance burst counter)(2)
D(7)
L
X
H
X
Internal
LOAD READ /
BURST READ
(Advance burst counter)
(2)
Q
(7)
L
X
Deselect
L
X
DESELECT or STOP
(3)
HiZ
L
X
H
X
DESELECT / NOOP
NOOP
HiZ
H
X
SUSPEND
(4)
Previous Value
5303 tbl 08
OPERATION
R/
W
BW1
BW2
BW3(3)
BW4(3)
READ
H
X
WRITE ALL BYTES
L
WRITE BYTE 1 (I/O[0:7], I/OP1)
(2)
L
H
WRITE BYTE 2 (I/O[8:15], I/OP2)
(2)
L
H
L
H
WRITE BYTE 3 (I/O[16:23], I/OP3)
(2,3)
L
H
L
H
WRITE BYTE 4 (I/O[24:31], I/OP4)
(2,3)
L
H
L
NO WRITE
L
H
5303 tbl 09
相關(guān)PDF資料
PDF描述
IDT71V65903S85BQG 512K X 18 ZBT SRAM, 8.5 ns, PBGA165
71V65703S75PF8 256K X 36 ZBT SRAM, 7.5 ns, PQFP100
71V65703S75BGG 256K X 36 ZBT SRAM, 7.5 ns, PBGA119
IDT71V65903S80B 512K X 18 ZBT SRAM, 8 ns, PBGA119
IDT7210L25PQF 16-BIT, DSP-MULTIPLIER ACCUMULATOR/SUMMER, PQFP64
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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IDT71V65802S150BQ8 功能描述:IC SRAM 9MBIT 150MHZ 165FBGA RoHS:否 類別:集成電路 (IC) >> 存儲(chǔ)器 系列:- 標(biāo)準(zhǔn)包裝:576 系列:- 格式 - 存儲(chǔ)器:閃存 存儲(chǔ)器類型:閃存 - NAND 存儲(chǔ)容量:512M（64M x 8） 速度:- 接口:并聯(lián) 電源電壓:2.7 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 封裝/外殼:48-TFSOP（0.724"，18.40mm 寬） 供應(yīng)商設(shè)備封裝:48-TSOP 包裝:托盤 其它名稱:497-5040
IDT71V65802S150PF 功能描述:IC SRAM 9MBIT 150MHZ 100TQFP RoHS:否 類別:集成電路 (IC) >> 存儲(chǔ)器 系列:- 標(biāo)準(zhǔn)包裝:576 系列:- 格式 - 存儲(chǔ)器:閃存 存儲(chǔ)器類型:閃存 - NAND 存儲(chǔ)容量:512M（64M x 8） 速度:- 接口:并聯(lián) 電源電壓:2.7 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 封裝/外殼:48-TFSOP（0.724"，18.40mm 寬） 供應(yīng)商設(shè)備封裝:48-TSOP 包裝:托盤 其它名稱:497-5040
IDT71V65802S150PF8 功能描述:IC SRAM 9MBIT 150MHZ 100TQFP RoHS:否 類別:集成電路 (IC) >> 存儲(chǔ)器 系列:- 標(biāo)準(zhǔn)包裝:576 系列:- 格式 - 存儲(chǔ)器:閃存 存儲(chǔ)器類型:閃存 - NAND 存儲(chǔ)容量:512M（64M x 8） 速度:- 接口:并聯(lián) 電源電壓:2.7 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 封裝/外殼:48-TFSOP（0.724"，18.40mm 寬） 供應(yīng)商設(shè)備封裝:48-TSOP 包裝:托盤 其它名稱:497-5040
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