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參數(shù)資料
| 型號： | ZL50418GKC |
| 廠商： | Zarlink Semiconductor Inc. |
| 英文描述： | Managed 16-Port 10/100 M + 2-Port 1 G Ethernet Switch |
| 中文描述： | 管理16端口10/100平方米端口1個G以太網(wǎng)交換機 |
| 文件頁數(shù)： | 45/163頁 |
| 文件大小： | 2122K |
| 代理商： | ZL50418GKC |
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ZL50418
Data Sheet
45
Zarlink Semiconductor Inc.
11.2 SCAN LINK and SCAN COL interface
An external CPLD logic is required to take the link signals and collision signals from the GPSI PHYS and shift them
into the switch device. The switch device will drive out a signature to indicate the start of the sequence. After that,
the CPLD should shift in the link and collision status of the PHYS as shown in the figure. The extra link status
indicates the polarity of the link signal. One indicates the polarity of the link signal is active high.
Figure 16 - SCAN LINK and SCAN COLLISON Status Diagram
12.0 LED Interface
12.1 LED Interface Introduction
A serial output channel provides port status information from the ZL50418 chips. It requires three additional pins.
LED_CLK at 12.5 MHz
LED_SYN a sync pulse that defines the boundary between status frames
LED_DATA a continuous serial stream of data for all status LEDs that repeats once every frame time
A non-serial interface is also allowed, but in this case only the Gigabit ports will have status LEDs.
A low cost external device (44 pin PAL) is used
to decode the serial data and to drive an LED array for display. This
device can be customized for different needs.
12.2 Port Status
In the ZL50418, each port has 8 status indicators each represented by a single bit. The 8 LED status indicators are:
Bit 0: Flow control
Bit 1:Transmit data
Bit 2: Receive dataBit 3: Activity (where activity includes either transmission or reception of data)
Bit 4: Link up
Bit 5: Speed (1= 100 Mb/s; 0= 10 Mb/s)
Bit 6: Full-duplex
Bit 7: Collision
Eight clocks are required to cycle through the eight status bits for each port.
scan_clk
scan_link/
scan_col
Drived by ZL5041x
Drived by CPLD
25 cycles for link/
24 cycles for col
Total 32 cycles period
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