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參數(shù)資料
| 型號(hào)： | HD6433047 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | CONN HEADER .100 SNGL STR 36POS |
| 中文描述： | 日立單片機(jī) |
| 文件頁數(shù)： | 221/867頁 |
| 文件大小： | 2771K |
| 代理商： | HD6433047 |
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8.4.2 I/O Mode
I/O mode can be selected independently for each channel.
One byte or word is transferred at each transfer request in I/O mode. A designated number of
these transfers are executed. One address is specified in the memory address register (MAR), the
other in the I/O address register (IOAR). The direction of transfer is determined automatically
from the activation source. The transfer is from the address specified in IOAR to the address
specified in MAR if activated by an SCI channel 0 receive-data-full interrupt, and from the
address specified in MAR to the address specified in IOAR otherwise.
Table 8-6 indicates the register functions in I/O mode.
Table 8-6 Register Functions in I/O Mode
Function
Activated by
SCI 0 Receive-
Data-Full
Interrupt
Other
Activation
Register
Initial Setting
Operation
Destination
address
register
Source
address
register
Destination or
source address
Incremented or
decremented
once per transfer
Source
address
register
Destination Source or
address
register
Held fixed
destination
address
Transfer counter
Number of
Decremented
transfers
once per
transfer until
H'0000 is
reached and
transfer ends
Legend
MAR:
IOAR: I/O address register
ETCR: Execute transfer count register
Memory address register
MAR and IOAR specify the source and destination addresses. MAR specifies a 24-bit source or
destination address, which is incremented or decremented as each byte or word is transferred.
IOAR specifies the lower 8 bits of a fixed address. The upper 16 bits are all 1s. IOAR is not
incremented or decremented.
Figure 8-2 illustrates how I/O mode operates.
23
0
MAR
All 1s
IOAR
23
0
15
0
ETCR
7
207
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