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參數資料
| 型號： | HC05K3GRS |
| 英文描述： | 68HC05K3 General Release Specification |
| 中文描述： | 68HC05K3一般版本規(guī)范 |
| 文件頁數： | 61/132頁 |
| 文件大小： | 1188K |
| 代理商： | HC05K3GRS |
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Parallel Input/Output (I/O)
Port A
MC68HC05K3 — Revision 4.0
TechnicalData
MOTOROLA
Parallel Input/Output (I/O)
61
The port A data register is located at address $0000. The port A data
direction register (DDRA) is located at address $0004. The port A
pulldownregister(PDRA)islocatedataddress$0010.Resetclearsboth
the DDRA and the PDRA. The port A data register is unaffected by reset.
7.3.1 Port A Data Register
Each port A I/O pin has a corresponding bit in the port A data register.
When a port A pin is programmed as an output, the state of the
corresponding data register bit determines the state of the output pin.
When a port A pin is programmed as an input, any read of the port A data
registerreturnsthelogicstateofthecorrespondingI/Opin,andanywrite
to the port A data register is saved in the data register, but is not applied
to the corresponding I/O pin. The port A data register is unaffected by
reset. The port A data register is indeterminant after initial power-up.
7.3.2 Port A Data Direction Register
Each port A I/O pin may be programmed as an input by clearing the
corresponding bit in the DDRA or programmed as an output by setting
the corresponding bit in the DDRA. When a DDRA bit is set, the
corresponding pulldown device is disabled. The DDRA can be accessed
at address $0004. The DDRA is cleared by reset.
7.3.3 Port A Pulldown Inhibit Register
All port A I/O pins have software programmable pulldown devices which
may be enabled by a mask option. If enabled by mask option, the
software programmable pulldowns are activated by clearing their
corresponding bit in the PDRA or disabled by setting the corresponding
bit in the PDRA. If disabled by a mask option, all pulldowns are disabled.
A pulldown on an I/O pin can be activated only if the I/O pin is
programmed as an input.
相關PDF資料 |
PDF描述 |
|---|---|
| HC05PL4GRS | 68HC05PL4A. 68HC05PL4B. 68HC705PL4B General Release Specification |
| HC05V7GRS | 68HC05V7 General Release Specification |
| HC05 | Bipolar Transistor; Transistor Polarity:Dual P Channel; Power Dissipation:20W; DC Current Gain Min (hfe):25; Collector Current:1A; DC Current Gain Max (hfe):200; Power (Ptot):20W |
| HC1-5502A-7 | Subscriber Line Interface Circuit |
| HC4P-5502A-7 | Subscriber Line Interface Circuit |
相關代理商/技術參數 |
參數描述 |
|---|---|
| HC05PL4GRS | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:68HC05PL4A. 68HC05PL4B. 68HC705PL4B General Release Specification |
| HC05V7GRS | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:68HC05V7 General Release Specification |
| HC060WE1DS038B | 制造商:TE Connectivity 功能描述:EC7174-000 |
| HC060YW1DS038B | 制造商:TE Connectivity 功能描述:EC7207-000 |
| HC06B05000J0G | 制造商:FCI 功能描述:OEM ITEM 505-5BNF-SPRING CLAMP SYSTEM |
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