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參數(shù)資料
| 型號： | ELANSC300-33VI |
| 廠商： | Advanced Micro Devices, Inc. |
| 元件分類： | 32位微控制器 |
| 英文描述： | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| 中文描述： | 高度集成，低功耗，32位微控制器 |
| 文件頁數(shù)： | 114/139頁 |
| 文件大小： | 1388K |
| 代理商： | ELANSC300-33VI |
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114
élanSC300 Microcontroller Data Sheet
P R E L I M I N A R Y
Notes:
1. WAIT_AB asserted for longer that 10
μ
s may cause a DRAM RAS
Low (max) to be violated if this “extended” PCMCIA cycle
occurs during a DRAM page hit. (See the t
RASC
max parameter for a particular DRAM.) The RAS active timer (10
μ
s) will not
force RAS inactive while the “extended” PCMCIA cycle is occurring.
These timings are based on default device settings and required initial programming. These timings may be modified via the MMS
Memory Wait State Registers 1 and 2, Index 62h and Index 50h, and Command Delay Register, Index 60h. (See the
élan
TM
SC300 Microcontroller Programmer’s Reference Manual, order #18470.)
Table 61.
PCMCIA Memory Write Cycle (See Figure 44)
Symbol
Parameter Description
Notes
Preliminary
Units
Min
Max
t2
t3
t4a
t4b
t5
t6a
t6b
t7
t8a
t8b
t9a
t9b
t10
t11
t12
t13a
t13b
t14
Data hold following MEMW
MEMW width time
Address setup before MEMW (8 bit)
Address setup before MEMW (16 bit)
Address hold following MEMW
MCE setup before MEMW (8 bit)
MCE setup before MEMW (16 bit)
MCE hold after MEMW
Output Enable (MEMR) setup before MEMW (8 bit)
Output Enable (MEMR) setup before MEMW (16 bit)
Output Enable (MEMR) hold after MEMW (8 bit)
Output Enable (MEMR) hold after MEMW (16 bit)
MEMW inactive from WAIT_AB inactive
WAIT_AB delay falling from MEMW
WAIT_AB pulse width time
DBUFOE setup before MEMW (8 bit)
DBUFOE setup before MEMW (16 bit)
DBUFOE hold after MEMW
50
500
150
60
50
175
45
40
200
100
250
150
100
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
35
1
12,000
150
50
50
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