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參數(shù)資料
| 型號(hào)： | DSPE56007FJ50 |
| 英文描述： | DSP|24-BIT|CMOS|QFP|80PIN|PLASTIC |
| 中文描述： | 數(shù)字信號(hào)處理器| 24位|的CMOS | QFP封裝| 80腳|塑料 |
| 文件頁(yè)數(shù)： | 44/83頁(yè) |
| 文件大?。?/td> | 382K |
| 代理商： | DSPE56007FJ50 |
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2-20
DSP56007/D
MOTOROLA
Specifications
Serial Audio Interface (SAI) Timing
SERIAL AUDIO INTERFACE (SAI) TIMING
(C
L
= 50pF + 2 TTL Loads)
Table 2-11
Serial Audio Interface (SAI) Timing
No.
Characteristics
Mode
Expression
50 MHz
66 MHz
81 MHz
Unit
Min Max Min Max Min Max
111 Minimum Serial Clock Cycle =
t
SAICC
(min)
112 Serial Clock High Period
master
slave
master
slave
master
slave
master
slave
master
slave
master
slave
master
4
×
T
C
3
×
T
C
+ 5
0.5
×
t
SAICC
– 8
0.35
×
t
SAICC
0.5
×
t
SAICC
– 8
0.35
×
t
SAICC
8
0.15
×
t
SAICC
26
4
0
14
20
80
65
32
23
32
23
—
—
26
4
0
14
—
—
—
—
—
—
—
8
10
—
—
—
—
20
61
51
22
18
22
18
—
—
26
4
0
14
—
—
—
—
—
—
—
8
8
—
—
—
—
20
45.5
39.1
14.7
13.7
14.8
13.7
—
—
26
4
0
14
—
—
—
—
—
—
—
8.0
5.9
—
—
—
—
20
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
113 Serial Clock Low Period
114 Serial Clock Rise/ Fall Time
115 Data In Valid to SCKR edge
(Data In Set-up Time)
116 SCKR Edge to Data In Not
Valid (Data In Hold Time)
117 SCKR Edge to Word Select Out
Valid (WSR Out Delay Time)
118 Word Select In Valid to SCKR
Edge (WSR In Set-up Time)
119 SCKR Edge to Word Select In
Not Valid (WSR In Hold Time)
121 SCKT Edge to Data Out Valid
(Data Out Delay Time)
slave
12
12
—
12
—
12
—
ns
slave
12
12
—
12
—
12
—
ns
master
slave
1
slave
2
master
13
40
T
H
+ 34
19
—
—
—
—
13
40
44
19
—
—
—
—
13
40
41
19
—
—
—
—
13
40
39.7
19
ns
ns
ns
ns
122 SCKT Edge to Word Select Out
Valid (WST Out Delay Time)
123 Word Select In Valid to SCKT
Edge (WST In Set-up Time)
124 SCKT Edge to Word Select In
Not Valid (WST In Hold Time)
slave
12
12
—
12
—
12
—
ns
slave
12
12
—
12
—
12
—
ns
Note:
1.
2.
When the Frequency Ratio between Parallel and Serial clocks is 1:4 or greater
When the Frequency Ratio between Parallel and Serial clocks is 1:3 – 1:4
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PDF描述 |
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