參數(shù)資料
型號(hào)： DSP56F805E
廠商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
英文描述： 16-bit Digital Signal Controllers
中文描述： 16位數(shù)字信號(hào)控制器
文件頁數(shù)： 37/56頁
文件大?。?/td> 415K
代理商： DSP56F805E
Serial Peripheral Interface (SPI) Timing
56F805 Technical Data, Rev. 15
Freescale Semiconductor
37
3.8 Serial Peripheral Interface (SPI) Timing
Table 3-12 SPI Timing
1
Operating Conditions:
V
SS
= V
SSA
= 0 V, V
DD
= V
DDA
= 3.0–3.6 V, T
A
= –40
°
to +85
°
C, C
L
≤
50pF, f
OP
= 80MHz
1.
Parameters listed are guaranteed by design.
Characteristic
Symbol
Min
Max
Unit
See Figure
Cycle time
Master
Slave
t
C
50
25
—
—
ns
ns
Figures
3-19
,
3-20
,
3-21
,
3-22
Enable lead time
Master
Slave
t
ELD
—
25
—
—
ns
ns
Figure
3-22
Enable lag time
Master
Slave
t
ELG
—
100
—
—
ns
ns
Figure
3-22
Clock (SCLK) high time
Master
Slave
t
CH
17.6
12.5
—
—
ns
ns
Figures
3-19
,
3-20
,
3-21
,
3-22
Clock (SCLK) low time
Master
Slave
t
CL
24.1
25
—
—
ns
ns
Figure
3-22
Data set-up time required for inputs
Master
Slave
t
DS
20
0
—
—
ns
ns
Figures
3-19
,
3-20
,
3-21
,
3-22
Data hold time required for inputs
Master
Slave
t
DH
0
2
—
—
ns
ns
Figures
3-19
,
3-20
,
3-21
,
3-22
Access time (time to data active from
high-impedance state)
Slave
t
A
4.8
15
ns
Figure
3-22
Disable time (hold time to high-impedance state)
Slave
t
D
3.7
15.2
ns
Figure
3-22
Data Valid for outputs
Master
Slave (after enable edge)
t
DV
—
—
4.5
20.4
ns
ns
Figures
3-19
,
3-20
,
3-21
,
3-22
Data invalid
Master
Slave
t
DI
0
0
—
—
ns
ns
Figures
3-19
,
3-20
,
3-21
,
3-22
Rise time
Master
Slave
t
R
—
—
11.5
10.0
ns
ns
Figures
3-19
,
3-20
,
3-21
,
3-22
Fall time
Master
Slave
t
F
—
—
9.7
9.0
ns
ns
Figures
3-19
,
3-20
,
3-21
,
3-22
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PDF描述
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