參數(shù)資料
型號： DSP56F805E
廠商： 飛思卡爾半導(dǎo)體(中國)有限公司
英文描述： 16-bit Digital Signal Controllers
中文描述： 16位數(shù)字信號控制器
文件頁數(shù)： 32/56頁
文件大?。?/td> 415K
代理商： DSP56F805E
56F805
Technical Data, Rev. 15
32
Freescale Semiconductor
3.6 External Bus Asynchronous Timing
Table 3-10 External Bus Asynchronous Timing
1, 2
Operating Conditions:
V
SS
= V
SSA
= 0 V, V
DD
= V
DDA
= 3.0–3.6 V, T
A
= –40
°
to +85
°
C, C
L
≤
50pF, f
op
= 80MHz
Characteristic
Symbol
Min
Max
Unit
Address Valid to WR Asserted
t
AWR
6.5
—
ns
WR Width Asserted
Wait states = 0
Wait states > 0
t
WR
7.5
(T*WS)+7.5
—
—
ns
ns
WR Asserted to D0–D15 Out Valid
t
WRD
—
T + 4.2
ns
Data Out Hold Time from WR Deasserted
t
DOH
4.8
—
ns
Data Out Set Up Time to WR Deasserted
Wait states = 0
Wait states > 0
t
DOS
2.2
(T*WS)+6.4
—
—
ns
ns
RD Deasserted to Address Not Valid
t
RDA
0
—
ns
Address Valid to RD Deasserted
Wait states = 0
Wait states > 0
t
ARDD
18.7
(T*WS) + 18.7
—
ns
ns
Input Data Hold to RD Deasserted
t
DRD
0
—
ns
RD Assertion Width
Wait states = 0
Wait states > 0
t
RD
19
(T*WS)+19
—
—
ns
ns
Address Valid to Input Data Valid
Wait states = 0
Wait states > 0
t
AD
—
—
1
(T*WS)+1
ns
ns
Address Valid to RD Asserted
t
ARDA
-4.4
—
ns
RD Asserted to Input Data Valid
Wait states = 0
Wait states > 0
t
RDD
—
—
2.4
(T*WS) + 2.4
ns
ns
WR Deasserted to RD Asserted
t
WRRD
6.8
—
ns
RD Deasserted to RD Asserted
t
RDRD
0
—
ns
WR Deasserted to WR Asserted
t
WRWR
14.1
—
ns
RD Deasserted to WR Asserted
t
RDWR
12.8
—
ns
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PDF描述
DSP56F805FV80E 16-bit Digital Signal Controllers
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