參數(shù)資料
型號： DSP56F805E
廠商： 飛思卡爾半導體(中國)有限公司
英文描述： 16-bit Digital Signal Controllers
中文描述： 16位數(shù)字信號控制器
文件頁數(shù)： 31/56頁
文件大?。?/td> 415K
代理商： DSP56F805E
External Clock Operation
56F805 Technical Data, Rev. 15
Freescale Semiconductor
31
3.5.4
Phase Locked Loop Timing
Table 3-9 PLL Timing
Operating Conditions:
V
SS
= V
SSA
= 0 V, V
DD
= V
DDA
= 3.0–3.6V, T
A
= –40
°
to +85
°
C
Characteristic
Symbol
Min
Typ
Max
Unit
External reference crystal frequency for the PLL
1
1.
correctly. The PLL is optimized for 8MHz input crystal.
An externally supplied reference clock should be as free as possible from any phase jitter for the PLL to work
f
osc
4
8
10
MHz
PLL output frequency
2
2.
User Manual. ZCLK = f
op
3.
This is the minimum time required after the PLL set-up is changed to ensure reliable operation.
ZCLK may not exceed 80MHz. For additional information on ZCLK and f
out
/2, please refer to the OCCS chapter in the
f
out
/2
40
—
110
MHz
PLL stabilization time
3
0
o
to +85
o
C
t
plls
—
1
10
ms
PLL stabilization time
3
-40
o
to 0
o
C
t
plls
—
100
200
ms
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PDF描述
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