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參數(shù)資料
| 型號： | DS2722-F-05 |
| 英文描述： | 900MHz Low-IF 1.5Mbps FSK Transceiver Final Datasheet |
| 中文描述： | 900MHz的低IF 1.5Mbps的FSK收發(fā)器最終數(shù)據(jù)表 |
| 文件頁數(shù)： | 19/28頁 |
| 文件大?。?/td> | 463K |
| 代理商： | DS2722-F-05 |
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ML2722
DS2722-F-05
FINAL DATASHEET
DECEMBER 2003
19
SYMBOL
PARAMETER
TIME (ns)
t
R
Clock input rise time
15
t
F
Clock input fall time
15
t
CK
Clock period
>50
t
W
Minimum pulse width
2000
t
D
Delay from last clock falling edge
>15
t
SE
Enable setup time to ignore next rising clock
>15
t
S
Data-to-clock setup time
>15
t
H
Data-to-clock hold time
>15
Table 3. 3-Wire Bus Timing Characteristics
CLK
tS
DATA
LSB
EN
tR
tF
tH
tW
tCK
tSE
tD
MSB
DB13
DB11
DB0
ADR1
ADR0
DB12
ADDRESS DATA (2 BITS)
REGISTER DATA (14 BITS)
Figure 4. Serial Bus Timing for Address and Data Programming
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