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參數(shù)資料
| 型號(hào)： | DS2156 |
| 英文描述： | T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface |
| 中文描述： | T1/E1/J1單芯片收發(fā)器，TDM/UTOPIA II接口 |
| 文件頁數(shù)： | 95/262頁 |
| 文件大?。?/td> | 1515K |
| 代理商： | DS2156 |
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DS2156
95 of 262
15.2 Transmit Signaling
Figure 15-2. Simplified Diagram of Transmit Signaling Path
15.2.1
In processor-based mode, signaling data is loaded into the transmit signaling registers (TS1–TS16) by the
host interface. On multiframe boundaries, the contents of these registers are loaded into a shift register for
placement in the appropriate bit position in the outgoing data stream. The user can employ the transmit
multiframe interrupt in status register 4 (SR4.4) to know when to update the signaling bits. The user need
not update any transmit signaling register for which there is no change-of-state for that register.
Each transmit signaling register contains the robbed-bit signaling (T1) or TS16 CAS signaling (E1) for
two time slots that are inserted into the outgoing stream, if enabled to do so through T1TCR1.4 (T1
mode) or E1TCR1.6 (E1 mode). In T1 mode, only TS1–TS12 are used.
Signaling data can be sourced from the TS registers on a per-channel basis by using the software
signaling insertion enable registers, SSIE1–SSIE4.
15.2.1.1 T1 Mode
In T1 ESF framing mode, there are four signaling bits per channel (A, B, C, and D). TS1–TS12 contain a
full multiframe of signaling data. In T1 D4 framing mode, there are only two signaling bits per channel
(A and B). In T1 D4 framing mode, the framer uses the C and D bit positions as the A and B bit positions
for the next multiframe. In D4 mode, two multiframes of signaling data can be loaded into TS1–TS12.
The framer loads the contents of TS1–TS12 into the outgoing shift register every other D4 multiframe. In
D4 mode, the host should load new contents into TS1–TS12 on every other multiframe boundary and no
later than 120μs after the boundary.
Processor-Based Mode
TRANSMIT
SIGNALING
REGISTERS
SIGNALING
BUFFERS
PER-CHANNEL
CONTROL
SSIE1 - SSIE4
TSER
TSIG
T1/E1 DATA
STREAM
PER-CHANNEL
CONTROL
PCPR.3
B7
T1TCR1.4
1
0
0
1
0
1
ONLY APPLIES TO T1 MODE
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DS2156L | T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface |
| DS2156LN | T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface |
| DS2182 | T1 Line Monitor |
| DS2182A | T1 Line Monitor |
| DS2186 | Transmit Line Interface |
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參數(shù)描述 |
|---|---|
| DS2156DK | 功能描述:網(wǎng)絡(luò)開發(fā)工具 DS2156 Dev Kit RoHS:否 制造商:Rabbit Semiconductor 產(chǎn)品:Development Kits 類型:Ethernet to Wi-Fi Bridges 工具用于評(píng)估:RCM6600W 數(shù)據(jù)速率:20 Mbps, 40 Mbps 接口類型:802.11 b/g, Ethernet 工作電源電壓:3.3 V |
| DS2156G | 制造商:Maxim Integrated Products 功能描述:DS2156 T1/E1/J1 SCT+UTOPIA 100BGA - Trays |
| DS2156G+ | 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface |
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