參數(shù)資料
型號(hào)： DS2156
英文描述： T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface
中文描述： T1/E1/J1單芯片收發(fā)器，TDM/UTOPIA II接口
文件頁(yè)數(shù)： 202/262頁(yè)
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代理商： DS2156
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DS2156
202 of 262
26.3 BERT Register Descriptions
Register Name:
Register Description:
Register Address:
Bit #
7
Name
TC
TINV
Default
0
Bit 0/Force Resynchronization (RESYNC).
A low-to-high transition forces the receive BERT synchronizer to
resynchronize to the incoming data stream. This bit should be toggled from low to high whenever the host wishes
to acquire synchronization on a new pattern. Must be cleared and set again for a subsequent resynchronization.
Bit 1/Load Bit and Error Counters (LC).
A low-to-high transition latches the current bit and error counts into
registers BBC1/BBC2/BBC3/BBC4 and BEC1/BEC2/BEC3 and clears the internal count. This bit should be
toggled from low to high whenever the host wishes to begin a new acquisition period. Must be cleared and set
again for subsequent loads.
Bits 2 to 4/Pattern Select Bits (PS0 to PS2)
PS2 PS1 PS0
Pattern Definition
0
0
0
Pseudorandom 2E7 - 1
0
0
1
Pseudorandom 2E11 - 1
0
1
0
Pseudorandom 2E15 - 1
Pseudorandom pattern QRSS. A 2
20
- 1 pattern with 14 consecutive zero
restrictions.
1
0
0
Repetitive pattern
1
0
1
Alternating word pattern
Modified 55 octet (Daly) pattern. The Daly pattern is a repeating 55 octet
pattern that is byte-aligned into the active DS0 time slots. The pattern is
defined in an ATIS (Alliance for Telecommunications Industry Solutions)
Committee T1 Technical Report Number 25 (November 1993).
1
1
1
Pseudorandom 2E9 - 1
Bit 5/Receive Invert-Data Enable (RINV)
0 = do not invert the incoming data stream
1 = invert the incoming data stream
Bit 6/Transmit Invert-Data Enable (TINV)
0 = do not invert the outgoing data stream
1 = invert the outgoing data stream
Bit 7/Transmit Pattern Load (TC).
A low-to-high transition loads the pattern generator with the pattern that is to
be generated. This bit should be toggled from low to high whenever the host wishes to load a new pattern. Must be
cleared and set again for subsequent loads.
BC1
BERT Control Register 1
E0h
6
5
4
3
2
1
0
RINV
0
PS2
0
PS1
0
PS0
0
LC
0
RESYNC
0
0
0
1
1
1
1
0
相關(guān)PDF資料
PDF描述
DS2156L T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface
DS2156LN T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface
DS2182 T1 Line Monitor
DS2182A T1 Line Monitor
DS2186 Transmit Line Interface
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
DS2156DK 功能描述:網(wǎng)絡(luò)開發(fā)工具 DS2156 Dev Kit RoHS:否 制造商:Rabbit Semiconductor 產(chǎn)品:Development Kits 類型:Ethernet to Wi-Fi Bridges 工具用于評(píng)估:RCM6600W 數(shù)據(jù)速率:20 Mbps, 40 Mbps 接口類型:802.11 b/g, Ethernet 工作電源電壓:3.3 V
DS2156G 制造商:Maxim Integrated Products 功能描述:DS2156 T1/E1/J1 SCT+UTOPIA 100BGA - Trays
DS2156G+ 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface
DS2156GN 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface
DS2156GN+ 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface
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