參數(shù)資料
型號： DS2156
英文描述： T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface
中文描述： T1/E1/J1單芯片收發(fā)器，TDM/UTOPIA II接口
文件頁數(shù)： 6/262頁
文件大?。?/td> 1515K
代理商： DS2156
第1頁第2頁第3頁第4頁第5頁當前第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁
DS2156
6 of 262
26.
BERT FUNCTION....................................................................................................................................200
S
TATUS
....................................................................................................................................................200
M
APPING
.................................................................................................................................................200
F
IGURE
26-1. S
IMPLIFIED
D
IAGRAM OF
BERT
IN
N
ETWORK
D
IRECTION
............................................................201
F
IGURE
26-2. S
IMPLIFIED
D
IAGRAM OF
BERT
IN
B
ACKPLANE
D
IRECTION
.........................................................201
26.3
BERT R
EGISTER
D
ESCRIPTIONS
.............................................................................................................202
26.4
BERT R
EPETITIVE
P
ATTERN
S
ET
............................................................................................................206
26.5
BERT B
IT
C
OUNTER
...............................................................................................................................207
26.6
BERT E
RROR
C
OUNTER
.........................................................................................................................208
26.1
26.2
27.
PAYLOAD ERROR-INSERTION FUNCTION (T1 MODE ONLY)..................................................210
T
ABLE
27-A. T
RANSMIT
E
RROR
-I
NSERTION
S
ETUP
S
EQUENCE
...........................................................................210
27.1
N
UMBER
-
OF
-E
RRORS
R
EGISTERS
............................................................................................................212
T
ABLE
27-B. E
RROR
I
NSERTION
E
XAMPLES
.........................................................................................................212
27.1.1
Number-of-Errors Left Register..........................................................................................................213
28.
INTERLEAVED PCM BUS OPERATION (IBO).................................................................................214
C
HANNEL
I
NTERLEAVE
...........................................................................................................................214
F
RAME
I
NTERLEAVE
................................................................................................................................214
F
IGURE
28-1. IBO E
XAMPLE
................................................................................................................................216
28.1
28.2
29.
EXTENDED SYSTEM INFORMATION BUS (ESIB).........................................................................217
F
IGURE
29-1. ESIB G
ROUP OF
F
OUR
DS2156
S
....................................................................................................217
30.
31.
PROGRAMMABLE BACKPLANE CLOCK SYNTHESIZER ..........................................................221
FRACTIONAL T1/E1 SUPPORT...........................................................................................................221
TDM B
ACKPLANE
M
ODE
........................................................................................................................221
UTOPIA B
ACKPLANE
M
ODE
..................................................................................................................222
31.1
31.2
32.
33.
USER-PROGRAMMABLE OUTPUT PINS..........................................................................................223
JTAG BOUNDARY SCAN ARCHITECTURE AND TEST ACCESS PORT ...................................224
D
ESCRIPTION
...........................................................................................................................................224
F
IGURE
33-1. JTAG F
UNCTIONAL
B
LOCK
D
IAGRAM
...........................................................................................224
F
IGURE
33-2. TAP C
ONTROLLER
S
TATE
D
IAGRAM
.............................................................................................227
33.2
I
NSTRUCTION
R
EGISTER
..........................................................................................................................227
T
ABLE
33-A. I
NSTRUCTION
C
ODES FOR
IEEE 1149.1 A
RCHITECTURE
................................................................228
SAMPLE/PRELOAD.........................................................................................................................................228
BYPASS.............................................................................................................................................................228
EXTEST.............................................................................................................................................................228
CLAMP..............................................................................................................................................................228
HIGHZ...............................................................................................................................................................228
IDCODE............................................................................................................................................................228
T
ABLE
33-B. ID C
ODE
S
TRUCTURE
......................................................................................................................229
T
ABLE
33-C. D
EVICE
ID C
ODES
...........................................................................................................................229
33.3
T
EST
R
EGISTERS
......................................................................................................................................229
33.4
B
OUNDARY
S
CAN
R
EGISTER
...................................................................................................................229
33.5
B
YPASS
R
EGISTER
...................................................................................................................................229
33.6
I
DENTIFICATION
R
EGISTER
.....................................................................................................................229
T
ABLE
33-D. B
OUNDARY
S
CAN
C
ONTROL
B
ITS
...................................................................................................230
33.1
34.
FUNCTIONAL TIMING DIAGRAMS...................................................................................................233
T1 M
ODE
.................................................................................................................................................233
34.1
相關PDF資料
PDF描述
DS2156L T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface
DS2156LN T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface
DS2182 T1 Line Monitor
DS2182A T1 Line Monitor
DS2186 Transmit Line Interface
相關代理商/技術參數(shù)
參數(shù)描述
DS2156DK 功能描述:網(wǎng)絡開發(fā)工具 DS2156 Dev Kit RoHS:否 制造商:Rabbit Semiconductor 產品:Development Kits 類型:Ethernet to Wi-Fi Bridges 工具用于評估:RCM6600W 數(shù)據(jù)速率:20 Mbps, 40 Mbps 接口類型:802.11 b/g, Ethernet 工作電源電壓:3.3 V
DS2156G 制造商:Maxim Integrated Products 功能描述:DS2156 T1/E1/J1 SCT+UTOPIA 100BGA - Trays
DS2156G+ 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface
DS2156GN 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface
DS2156GN+ 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:T1/E1/J1 Single-Chip Transceiver TDM/UTOPIA II Interface
發(fā)布緊急采購，3分鐘左右您將得到回復。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*