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參數(shù)資料
| 型號： | DS21458N |
| 英文描述： | Quad T1/E1/J1 Transceivers |
| 中文描述： | 四T1/E1/J1收發(fā)器 |
| 文件頁數(shù)： | 152/270頁 |
| 文件大?。?/td> | 1652K |
| 代理商： | DS21458N |
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DS21455/DS21458 Quad T1/E1/J1 Transceivers
152 of 270
Register Name:
Register Description:
INFO5, INFO6
HDLC #1 Information Register
HDLC #2 Information Register
2Eh, 2Fh
Register Address:
Bit #
Name
Default
Bits 0 to 2/Receive Packet Status (PS0 to PS2)
. These are real-time bits indicating the status as of the last read of the receive
FIFO.
PS2
PS1
PS0
PACKET STATUS
0
0
0
In Progress:
End of message has not yet been reached.
0
0
1
Packet OK:
Packet ended with correct CRC codeword.
0
1
0
CRC Error:
A closing flag was detected, preceded by a corrupt CRC codeword.
0
1
1
Abort:
Packet ended because an abort signal was detected (seven or more ones in a row).
1
0
0
Overrun:
HDLC controller terminated reception of packet because receive FIFO is full.
1
0
1
Message Too Short:
Three or fewer bytes including CRC.
Bit 3/Receive FIFO Empty (REMPTY).
A real-time bit that is set high when the receive FIFO is empty.
Bit 4/Transmit FIFO Full (TFULL).
A real-time bit that is set high when the FIFO is full.
Bit 5/Transmit FIFO Empty (TEMPTY).
A real-time bit that is set high when the FIFO is empty.
Register Name:
INFO4
Register Description:
HDLC Event Information Register #4
Register Address:
2Dh
Bit #
7
6
5
4
Name
—
—
—
—
H2UDR
Default
0
0
0
0
Bit 0/HDLC #1 Opening Byte Event (H1OBT).
Set when the next byte available in the receive FIFO is the first byte of a
message.
Bit 1/HDLC #1 Transmit FIFO Underrun Event (H1UDR).
Set when the transmit FIFO empties out without having seen
the TMEND bit set. An abort is automatically sent. This bit is latched and will be cleared when read.
Bit 2/HDLC #2 Opening Byte Event (H2OBT).
Set when the next byte available in the receive FIFO is the first byte of a
message.
Bit 3/HDLC #2 Transmit FIFO Underrun Event (H2UDR).
Set when the transmit FIFO empties out without having seen
the TMEND bit set. An abort is automatically sent. This bit is latched and will be cleared when read.
7
—
0
6
—
0
5
4
3
2
1
0
TEMPTY
0
TFULL
0
REMPTY
0
PS2
0
PS1
0
PS0
0
3
2
1
0
H2OBT
0
H1UDR
0
H1OBT
0
0
相關PDF資料 |
PDF描述 |
|---|---|
| DS2148 | 5V E1/T1/J1 Line Interface |
| DS2148G | 5V E1/T1/J1 Line Interface |
| DS2148GN | 5V E1/T1/J1 Line Interface |
| DS2148T | 5V E1/T1/J1 Line Interface |
| DS2148TN | 5V E1/T1/J1 Line Interface |
相關代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DS21458N+ | 功能描述:網(wǎng)絡控制器與處理器 IC Quad E1-T1-J1 Transceiver RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS21458-W+ | 功能描述:網(wǎng)絡控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS2145N | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecommunication IC |
| DS2145Q | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecommunication IC |
| DS2145QN | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecommunication IC |
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