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參數(shù)資料
| 型號： | CY7C09579V |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | 3.3V 32K x 36 FLEx36 Synchronous Dual-Port Static RAM(3.3V 32K x 36 同步雙端口靜態(tài) RAM) |
| 中文描述： | 3.3 32K的× 36 FLEx36同步雙端口靜態(tài)RAM（3.3 32K的× 36同步雙端口靜態(tài)RAM）的 |
| 文件頁數(shù)： | 12/30頁 |
| 文件大?。?/td> | 1059K |
| 代理商： | CY7C09579V |
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CY7C09569V
CY7C09579V
Document #: 38-06054 Rev. *B
Page 12 of 30
Bank Select Pipelined Read
[17, 18]
Left Port Write to Flow-Through Right Port Read
[18, 19, 20, 21, 22]
Notes:
17.In this depth expansion example, B1 represents Bank #1 and B2 is Bank #2; Each Bank consists of one Cypress dual-port device from this data sheet.
ADDRESS
= ADDRESS
.
18.B0 = B1 = B2 = B3 = BM = SIZE = ADS = CNTEN = V
, CNTRST = V
.
19.The same waveforms apply for a right port write to flow-through left port read.
20.CE = B0 = B1 = B2 = B3 = ADS = CNTEN=V
; CNTRST= V
IH
.
21.OE = V
IL
for the right port, which is being read from. OE = V
for the left port, which is being written to.
22.If t
≤
maximum specified, then data from right port READ is not valid until the maximum specified for t
CWDD
. If t
CCS
>maximum specified, then data is not valid
until t
CCS
+ t
CD1
(t
CWDD
does not apply in this case).
Switching Waveforms
(continued)
Q
3
Q
1
Q
0
Q
2
A
0
A
1
A
2
A
3
A
4
A
5
Q
4
A
0
A
1
A
2
A
3
A
4
A
5
t
SA
t
HA
t
SC
t
HC
t
SA
t
HA
t
SC
t
HC
t
SC
t
HC
t
SC
t
HC
t
CKHZ
t
DC
t
DC
t
CD2
t
CKLZ
t
CD2
t
CD2
t
CKHZ
t
CKLZ
t
CD2
t
CKHZ
t
CKLZ
t
CD2
t
CH2
t
CL2
t
CYC2
CLK
L
ADDRESS
(B1)
CE
(B1)
DATA
OUT(B2)
DATA
OUT(B1)
ADDRESS
(B2)
CE
(B2)
t
SA
t
HA
t
SW
t
HW
t
SD
t
HD
MATCH
VALID
t
CCS
t
SW
t
SA
t
HW
t
HA
t
DC
t
CWDD
t
CD1
MATCH
MATCH
NO
MATCH
NO
VALID
VALID
t
DC
t
CD1
CLK
L
R/W
L
ADDRESS
L
DATA
INL
ADDRESS
R
DATA
OUTR
CLK
R
R/W
R
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| CY7C1020-12ZC | 32K x 16 Static RAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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