參數(shù)資料
型號(hào)： CY7C09579V
廠商： Cypress Semiconductor Corp.
英文描述： 3.3V 32K x 36 FLEx36 Synchronous Dual-Port Static RAM(3.3V 32K x 36 同步雙端口靜態(tài) RAM)
中文描述： 3.3 32K的× 36 FLEx36同步雙端口靜態(tài)RAM（3.3 32K的× 36同步雙端口靜態(tài)RAM）的
文件頁數(shù)： 10/30頁
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代理商： CY7C09579V
CY7C09569V
CY7C09579V
Document #: 38-06054 Rev. *B
Page 10 of 30
Switching Waveforms
Read Cycle for Flow-Through Output (FT/PIPE = V
IL
)
[10, 11, 12, 13]
Read Cycle for Pipelined Operation (FT/PIPE = V
IH
)
[10, 11, 12, 13]
Notes:
10.OE is asynchronously controlled; all other inputs are synchronous to the rising clock edge.
11.ADS = V
, CNTEN = V
and CNTRST = V
.
12.The output is disabled (high-impedance state) by CE=V
following the next rising edge of the clock.
13.Addresses do not have to be accessed sequentially since ADS = V
IL
constantly loads the address on the rising edge of the CLK. Numbers are for reference only.
t
CH1
t
CL1
t
CYC1
t
SC
t
HC
t
DC
Q
n
t
OHZ
t
OE
t
SC
t
HC
t
SW
t
SA
t
HW
t
HA
t
CD1
t
CKHZ
t
DC
t
OLZ
t
CKLZ
A
n
A
n+1
A
n+2
A
n+3
Q
n+1
Q
n+2
CLK
CE
R/W
ADDRESS
DATA
OUT
OE
t
SB
t
HB
B
0-3
t
CH2
t
CL2
t
CYC2
t
SC
t
HC
t
SW
t
SA
t
HW
t
HA
A
n
A
n+1
CLK
CE
R/W
ADDRESS
DATA
OUT
OE
A
n+2
A
n+3
t
SC
t
HC
t
OHZ
t
OE
t
OLZ
t
DC
t
CD2
t
CKLZ
Q
n
Q
n+1
Q
n+2
1 Latency
t
SB
t
HB
B
0-3
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PDF描述
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