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參數(shù)資料
| 型號： | CY2DP3120 |
| 英文描述： | Clocks and Buffers |
| 中文描述： | 時鐘和緩沖器 |
| 文件頁數(shù)： | 8/11頁 |
| 文件大?。?/td> | 92K |
| 代理商： | CY2DP3120 |
PRELIMINARY
FastEdge Series
CY2DP3120
Document #: 38-07514 Rev. *A
Page 8 of 11
Applications Information
Termination Examples
V P P /
V D IF
V O (P -P )
V O (P -P )
Q n
Q n+m
tsk(0)
Figure 7. Output to Output Skew
1.3 V
Zo = 50 ohm
1.3 V
5"
5"
C Y 2D P 3120
R
T
= 50 ohm
R
T
= 50 ohm
V C C = 3.3V
VEE = 0V
Figure 8. Standard LVPECL – PECL Output Termination
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| CY2DP3120AXIT | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:1:20 Differential Clock/Data Fanout Buffer |
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