參數(shù)資料
型號(hào)： CY28441ZXC
廠商： CYPRESS SEMICONDUCTOR CORP
元件分類： XO, clock
英文描述： Clock Generator for Intel Alviso Chipset
中文描述： 133 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56
封裝： 6 X 12 MM, LEAD FREE, MO-153, TSSOP2-56
文件頁(yè)數(shù)： 12/20頁(yè)
文件大?。?/td> 261K
代理商： CY28441ZXC
CY28441
Document #: 38-07679 Rev. **
Page 12 of 20
PCI_STP# Assertion
[1]
The PCI_STP# signal is an active LOW input used for
synchronous stopping and starting the PCI outputs while the
rest of the clock generator continues to function. The set-up
time for capturing PCI_STP# going LOW is 10 ns (t
SU
). (See
Figure 10
.) The PCIF clocks will not be affected by this pin if
their corresponding control bit in the SMBus register is set to
allow them to be free running.
PCI_STP# Deassertion
The deassertion of the PCI_STP# signal will cause all PCI and
stoppable PCIF clocks to resume running in a synchronous
manner within two PCI clock periods after PCI_STP# transi-
tions to a high level. (See
Figure 11
.)
Note:
1. The PCI STOP function is controlled by two inputs. One is the device PCI_STP# pin number 55 and the other is SMBus byte6 bit 3. These two inputs are logically
OR’ed. If either the external pin or the internal SMBus register bit is set LOW then the stoppable PCI clocks will be stopped in a logic LOW state.
Tsu
PCI_STP#
PCI_F
PCI
SRC 100MHz
Figure 10. PCI_STP# Assertion Waveform
PCI_STP#
PCI_F
PCI
SRC 100MHz
Tsu
Tdrive_SRC
Figure 11. PCI_STP# Deassertion Waveform
相關(guān)PDF資料
PDF描述
CY28441ZXCT Clock Generator for Intel Alviso Chipset
CY29653 3.3V 125-MHz 8-Output Zero Delay Buffer(3.3V, 125MHz, 8輸出零延遲緩沖器)
CY29774 2.5V or 3.3V, 125-MHz, 14 Output Zero Delay Buffer(2.5V/3.3V, 125MHz, 14輸出零延遲緩沖器)
CY29942AC 2.5V or 3.3V, 200-MHz, 1:18 Clock Distribution Buffer
CY29942AI 2.5V or 3.3V, 200-MHz, 1:18 Clock Distribution Buffer
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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