參數(shù)資料
型號(hào)： CXD3068Q
廠商： Sony Corporation
元件分類(lèi)： 數(shù)字信號(hào)處理
英文描述： CD Digital Signal Processor with Built-in Digital Servo(CD數(shù)字信號(hào)處理器（內(nèi)置數(shù)字伺服系統(tǒng)）)
中文描述： CD數(shù)字信號(hào)處理器具有內(nèi)置的數(shù)字式伺服（光盤(pán)數(shù)字信號(hào)處理器（內(nèi)置數(shù)字伺服系統(tǒng)））
文件頁(yè)數(shù)： 36/135頁(yè)
文件大?。?/td> 1259K
代理商： CXD3068Q
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CXD3068Q
Command bit
Processing
VCOSEL2 = 0
VCOSEL2 = 1
Wide-band PLL VCO2 is set to normal speed.
Wide-band PLL VCO2 is set to approximately twice the normal speed.
Command bit
KSL1
KSL0
Processing
Output of wide-band PLL VCO2 is 1/1 frequency-divided.
Output of wide-band PLL VCO2 is 1/2 frequency-divided.
Output of wide-band PLL VCO2 is 1/4 frequency-divided.
Output of wide-band PLL VCO2 is 1/8 frequency-divided.
0
0
1
1
0
1
0
1
Command
D3
0
VCO1
CS0
XVCO2
THRU
0
ERC4
SCOR
SEL
SCSY SOCT1 TXON TXOUT OUTL1 OUTL0
D2
D1
D0
D3
D2
D1
D0
D3
D2
D1
D0
Data 4
Data 5
Mode
specification
Data 6
Command bit
XVCO2 THRU = 0
Processing
V16M is output.
The wide-band EFM PLL clock can be input from the V16M pin.
These bits select the internal or external connection for the XVCO2 used in CAV-W or variable pitch mode.
XVCO2 THRU = 1
Command bit
ERC4 = 0
Processing
C2 error double correction is performed when DSPB = 1.
C2 error quadruple correction is performed even when DSPB = 1.
ERC4 = 1
Command bit
SCOR SEL = 0
Processing
WDCK signal is output.
GRSCOR (protected SCOR) is output.
Used when outputting GRSCOR from the WDCK pin.
SCOR SEL = 1
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