- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-K6-2 (Advanced Micro Devices, Inc.) 32 Bit Microprocessor With 64-Kbyte Level-one Cache High-Performance and Multimedia Execution Unit(帶64K字節(jié)緩存和高性能多媒體執(zhí)行單元的32位微處理器) PDF資料下載
參數(shù)資料
| 型號： | AMD-K6-2 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 32 Bit Microprocessor With 64-Kbyte Level-one Cache High-Performance and Multimedia Execution Unit(帶64K字節(jié)緩存和高性能多媒體執(zhí)行單元的32位微處理器) |
| 中文描述： | 32位微處理器的64 -字節(jié)的一級緩存高性能和多媒體執(zhí)行單元（帶64K的字節(jié)緩存和高性能多媒體執(zhí)行單元的32位微處理器） |
| 文件頁數(shù)： | 219/328頁 |
| 文件大小： | 4802K |
| 代理商： | AMD-K6-2 |
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Chapter 8
Write Merge Buffer
201
21850I/0—December 1999
AMD-K6
-2 Processor Data Sheet
Preliminary Information
8
Write Merge Buffer
The AMD-K6-2 processor Model 8/[F:8] contains an 8-byte write
merge buffer that allows the processor to conditionally combine
data from multiple noncacheable write cycles into this merge
buffer. The merge buffer operates in conjunction with the
M
emory Type Range Registers (MTRRs). Refer to “Memory
Type Range Registers” on page 203 for a description of the
MTRRs.
Merging multiple write cycles into a single write cycle reduces
processor bus utilization and processor stalls, thereby
increasing the overall system performance.
8.1
EWBE Control
The presence of the merge buffer creates the potential to
perform out-of-order write cycles relative to the processor’s L1
cache. In general, the ordering of write cycles that are driven
externally on the system bus and those that hit the processor’s
cache can be controlled by the EWBE# signal. See “EWBE#
(External Write Buffer Empty)” on page 101
for more
information.
If EWBE# is sampled negated, the processor
delays the commitment of write cycles to cache lines in the
modified state or exclusive state in the processor’s cache.
Therefore, the system logic can enforce strong ordering by
negating EWBE# until the external write cycle is complete,
thereby ensuring that a subsequent write cycle that hits the
cache does not complete ahead of the external write cycle.
However, the addition of the write merge buffer introduces the
potential for out-of-order write cycles to occur between writes
to the merge buffer and writes to the processor’s cache. Because
these writes occur entirely within the processor and are not
sent out to the processor bus, the system logic is not able to
enforce strong ordering with the EWBE# signal.
The EWBE control (EWBEC) bits in the EFER register provide
a mechanism for enforcing three different levels of write
ordering in the presence of the write merge buffer:
I
EFER[3] is defined as the Global EWBE Disable (GEWBED).
When GEWBED equals 1, the processor does not attempt to
enforce any write ordering internally or externally (the
EWBE# signal is ignored). This is the maximum performance
setting.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AMD-K6-III | 32-Bit Microprocessor Advanced RISC86 Superscalar Microarchitecture and 3D Technology(32位微處理器帶3D技術(shù)和高級的RISC86超標(biāo)量微體系結(jié)構(gòu)) |
| AMD-K6 | Circular Connector; No. of Contacts:5; Series:MS27497; Body Material:Aluminum; Connecting Termination:Crimp; Connector Shell Size:14; Circular Contact Gender:Pin; Circular Shell Style:Wall Mount Receptacle; Insert Arrangement:14-5 RoHS Compliant: No |
| AMD27C64-150PI | 64 Kilobit (8,192 x 8-Bit) CMOS EPROM |
| AMD27C64 | 64 Kilobit (8,192 x 8-Bit) CMOS EPROM |
| AMD27C64-120DC | 64 Kilobit (8,192 x 8-Bit) CMOS EPROM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AMD-K6-2/300AFR | 制造商:Advanced Micro Devices 功能描述:Microprocessor, 32 Bit, 321 Pin, Ceramic, PGA |
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| AMD-K6-2/500AFX | 制造商:Advanced Micro Devices 功能描述:32-BIT, 500 MHz, RISC PROCESSOR, CPGA321 |
| AMD-K6-2+/450ACR | 制造商:Advanced Micro Devices 功能描述:32-BIT, 450 MHZ, RISC PROCESSOR, CPGA321 |
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