參數(shù)資料
型號(hào)： AM79C960KCW
廠商： ADVANCED MICRO DEVICES INC
元件分類： 微控制器/微處理器
英文描述： PCnetTM-ISA Single-Chip Ethernet Controller
中文描述： 2 CHANNEL(S), 10M bps, LOCAL AREA NETWORK CONTROLLER, PQFP120
封裝： PLASTIC, QFP-120
文件頁(yè)數(shù)： 98/127頁(yè)
文件大?。?/td> 814K
代理商： AM79C960KCW
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P R E L I M I N A R Y
AMD
1-440
Am79C960
SWITCHING CHARACTERISTICS: GPSI
Notes:
1. CLSN must be asserted for a continuous period of 110 ns or more. Assertion for less than 110 ns period may or may
not result in CLSN recognition.
2. RCLK should meet jitter requirements of IEEE 802.3 specification.
3. CLSN assertion before 51.2
μ
s will be indicated as a normal collision. CLSN assertion after 51.2
μ
s will be
considered as a Late Receive Collision.
Parameter
Symbol
Parameter Description
Test Conditions
Min
Max
Unit
Transmit Timing
t
GPT1
TCLK Period (802.3 Compliant)
99.99
100.01
ns
t
GPT2
TCLK HIGH Time
40
60
ns
t
GPT3
TX and TENA Delay from
↑
TCLK
0
70
ns
t
GPT4
RENA Setup Before
↑
TCLK (Last Bit)
210
ns
t
GPT5
RENA Hold After
↓
TENA
0
ns
t
GPT6
CLSN Active Time to Trigger Collision
(Note 1)
110
ns
t
GPT7
CLSN Active to
↓
RENA to Prevent
LCAR Assertion
0
ns
t
GPT8
CLSN Active to
↓
RENA for SQE
Hearbeat Window
0
4.0
μ
s
T
gpt9
CLSN Active to
↑
Rena for Normal Collision
0
51.2
μ
s
Receive Timing
t
GPR1
RCLK Period
(Note 2)
80
120
ns
t
GPR2
RCLK HIGH Time
(Note 2)
30
80
ns
t
GPR3
RCLK LOW Time
(Note 2)
30
80
ns
t
GPR4
RX and RENA Setup to
↑
RCLK
15
ns
t
GPR5
RX Hold After
↑
RCLK
15
ns
t
GPR6
RENA Hold After
↓
RCLK
0
ns
t
GPR7
CLSN Active to First
↑
RCLK
(Collision Recognition)
0
ns
t
GPR8
CLSN Active to
↑
RCLK for
Address Type Designation Bit
(Note 3)
51.2
μ
s
t
GPR9
CLSN Setup to Last
↑
RCLK for
Collision Recognition
210
ns
t
GPR10
CLSN Active
110
ns
t
GPR11
CLSN Inactive Setup to First
↑
RCLK
300
ns
t
GPR12
CLSN Inactive Hold to Last
↑
RCLK
300
ns
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PDF描述
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