參數(shù)資料
型號： ADZS-BF548-EZLITE
廠商： Analog Devices Inc
文件頁數(shù)： 67/100頁
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描述： KIT EZLITE ADZS-BF548
產品培訓模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
特色產品： Blackfin? BF50x Series Processors
標準包裝： 1
系列： Blackfin®
類型： DSP
適用于相關產品： ADSP-BF548
所含物品： 板，軟件，4x4 鍵盤，光學撥輪，QVGA 觸摸屏 LCD 和 40G 硬盤
配用： ADZS-BFBLUET-EZEXT-ND - EZ-EXTENDER DAUGHTERBOARD
ADZS-BFLLCD-EZEXT-ND - BOARD EXT LANDSCAP LCD INTERFACE
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ADSP-BF542BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
SD/SDIO Controller Timing
Table 50 and Figure 43 describe SD/SDIO controller timing.
Table 51 and Figure 44 describe SD/SDIO controller (high-
speed mode) timing.
Table 50. SD/SDIO Controller Timing
Parameter
Min
Max
Unit
Timing Requirements
tISU
SD_Dx and SD_CMD Input Setup Time
7.2
ns
tIH
SD_Dx and SD_CMD Input Hold Time
2
ns
Switching Characteristics
fPP
SD_CLK Frequency During Data Transfer Mode
1
020
MHz
fOD
SD_CLK Frequency During Identification Mode
100
2
400
kHz
tWL
SD_CLK Low Time
15
ns
tWH
SD_CLK High Time
15
ns
tTLH
SD_CLK Rise Time
10
ns
tTHL
SD_CLK Fall Time
10
ns
tODLY
SD_Dx and SD_CMD Output Delay Time During Data Transfer Mode
–1
14
ns
tODLY
SD_Dx and SD_CMD Output Delay Time During Identification Mode
–1
50
ns
1 tPP=1/fPP
2 Spec can be 0 kHz, meaning to stop the clock. The given minimum frequency range is for cases where a continuous clock is required.
Figure 43. SD/SDIO Controller Timing
SD_CLK
INPUT
OUTPUT
tISU
NOTES:
1 INPUT INCLUDES SD_Dx AND SD_CMD SIGNALS.
2 OUTPUT INCLUDES SD_Dx AND SD_CMD SIGNALS.
tTHL
tTLH
tWL
tWH
tPP
tIH
tODLY
VOH (MIN)
VOL (MAX)
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