參數(shù)資料
型號： ADZS-BF548-EZLITE
廠商： Analog Devices Inc
文件頁數(shù)： 40/100頁
文件大小： 0K
描述： KIT EZLITE ADZS-BF548
產品培訓模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
特色產品： Blackfin? BF50x Series Processors
標準包裝： 1
系列： Blackfin®
類型： DSP
適用于相關產品： ADSP-BF548
所含物品： 板，軟件，4x4 鍵盤，光學撥輪，QVGA 觸摸屏 LCD 和 40G 硬盤
配用： ADZS-BFBLUET-EZEXT-ND - EZ-EXTENDER DAUGHTERBOARD
ADZS-BFLLCD-EZEXT-ND - BOARD EXT LANDSCAP LCD INTERFACE
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ADSP-BF547BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF544BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
Rev. C
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February 2010
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Asynchronous Memory Read Cycle Timing
on Page 45 describe asynchronous memory read cycle opera-
tions for synchronous and for asynchronous ARDY.
Table 28. Asynchronous Memory Read Cycle Timing with Synchronous ARDY
Parameter
Min
Max
Unit
Timing Requirements
tSDAT
DATA15 – 0 Setup Before CLKOUT
5.0
ns
tHDAT
DATA15 – 0 Hold After CLKOUT
0.8
ns
tSARDY
ARDY Setup Before the Falling Edge of CLKOUT
5.0
ns
tHARDY
ARDY Hold After the Falling Edge of CLKOUT
0.0
ns
Switching Characteristics
tDO
Output Delay After CLKOUT
1
6.0
ns
tHO
Output Hold After CLKOUT1
0.3
ns
1 Output pins include AMS3–0, ABE1–0, ADDR19–1, AOE, and ARE.
Figure 13. Asynchronous Memory Read Cycle Timing with Synchronous ARDY
tSARDY
tHARDY
tSARDY
tHARDY
SETUP
2 CYCLES
PROGRAMMED READ
ACCESS 4 CYCLES
ACCESS EXTENDED
3 CYCLES
HOLD
1 CYCLE
tDO
tHO
tDO
tSDAT
tHDAT
CLKOUT
AMSx
ABE1–0
ADDR19–1
AOE
ARE
ARDY
DATA 15–0
tHO
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