參數(shù)資料
型號(hào)： ADZS-BF548-EZLITE
廠商： Analog Devices Inc
文件頁數(shù)： 63/100頁
文件大?。?/td> 0K
描述： KIT EZLITE ADZS-BF548
產(chǎn)品培訓(xùn)模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
特色產(chǎn)品： Blackfin? BF50x Series Processors
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： DSP
適用于相關(guān)產(chǎn)品： ADSP-BF548
所含物品： 板，軟件，4x4 鍵盤，光學(xué)撥輪，QVGA 觸摸屏 LCD 和 40G 硬盤
配用： ADZS-BFBLUET-EZEXT-ND - EZ-EXTENDER DAUGHTERBOARD
ADZS-BFLLCD-EZEXT-ND - BOARD EXT LANDSCAP LCD INTERFACE
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ADSP-BF547BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF544BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
Serial Peripheral Interface (SPI) Port—Slave Timing
Table 46 and Figure 39 describe SPI port slave operations.
Table 46. Serial Peripheral Interface (SPI) Port—Slave Timing
Parameter
Min
Max
Unit
Timing Requirements
tSPICHS
SPIxSCK High Period
2tSCLK –1.5
ns
tSPICLS
SPIxSCK Low Period
2tSCLK –1.5
ns
tSPICLK
SPIxSCK Period
4tSCLK
ns
tHDS
Last SPIxSCK Edge to SPIxSS Not Asserted
2tSCLK –1.5
ns
tSPITDS
Sequential Transfer Delay
2tSCLK–1.5
ns
tSDSCI
SPIxSS Assertion to First SPIxSCK Edge
2tSCLK –1.5
ns
tSSPID
Data Input Valid to SPIxSCK Edge (Data Input Setup)
1.6
ns
tHSPID
SPIxSCK Sampling Edge to Data Input Invalid
1.6
ns
Switching Characteristics
tDSOE
SPIxSS Assertion to Data Out Active
0
8
ns
tDSDHI
SPIxSS Deassertion to Data High Impedance
0
8
ns
tDDSPID
SPIxSCK Edge to Data Out Valid (Data Out Delay)
10
ns
tHDSPID
SPIxSCK Edge to Data Out Invalid (Data Out Hold)
0
ns
Figure 39. Serial Peripheral Interface (SPI) Port—Slave Timing
tSPICLK
tHDS
tSPITDS
tSDSCI
tSPICLS
tSPICHS
tDSOE
tDDSPID
tDSDHI
tHDSPID
tSSPID
tDSDHI
tHDSPID
tDSOE
tHSPID
tSSPID
tDDSPID
SPIxSS
(INPUT)
SPIxSCK
(INPUT)
SPIxMISO
(OUTPUT)
SPIxMOSI
(INPUT)
SPIxMISO
(OUTPUT)
SPIxMOSI
(INPUT)
CPHA = 1
CPHA = 0
tHSPID
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