參數(shù)資料
型號(hào)： ADZS-BF548-EZLITE
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 39/100頁(yè)
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描述： KIT EZLITE ADZS-BF548
產(chǎn)品培訓(xùn)模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
特色產(chǎn)品： Blackfin? BF50x Series Processors
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類(lèi)型： DSP
適用于相關(guān)產(chǎn)品： ADSP-BF548
所含物品： 板，軟件，4x4 鍵盤(pán)，光學(xué)撥輪，QVGA 觸摸屏 LCD 和 40G 硬盤(pán)
配用： ADZS-BFBLUET-EZEXT-ND - EZ-EXTENDER DAUGHTERBOARD
ADZS-BFLLCD-EZEXT-ND - BOARD EXT LANDSCAP LCD INTERFACE
相關(guān)產(chǎn)品： ADSP-BF542BBCZ-4A-ND - IC DSP 16BIT 400MHZ 400CSBGA
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ADSP-BF542MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGA
ADSP-BF542KBCZ-6A-ND - IC DSP 16BIT 600MHZ 400CSBGA
ADSP-BF547MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGA
ADSP-BF548BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF547BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF544BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
Table 26. Clock Out Timing
Parameter
Min
Max
Unit
Switching Characteristics
tSCLK
CLKOUT Period
1,2
7.5
ns
tSCLKH
CLKOUT Width High
2.5
ns
tSCLKL
CLKOUT Width Low
2.5
ns
1 The tSCLK value is the inverse of the fSCLK specification. Reduced supply voltages affect the best-case value of 7.5 ns listed here.
2 The t
SCLK value does not account for the effects of jitter.
Figure 11. CLKOUT Interface Timing
t
SCLKL
t
SCLKH
t
SCLK
CLKOUT
Table 27. Power-Up Reset Timing
Parameter
Min
Max
Unit
Timing Requirements
tRST_IN_PWR
RESET Deasserted After the VDDINT, VDDEXT, VDDDDR,VDDUSB,VDDRTC,VDDVR,VDDMP, and
CLKIN Pins Are Stable and Within Specification
3500
× t
CKIN
ns
In Figure 12, VDD_SUPPLIES is VDDINT, VDDEXT, VDDDDR, VDDUSB, VDDRTC, VDDVR, and VDDMP.
Figure 12. Power-Up Reset Timing
RESET
tRST_IN_PWR
CLKIN
V
DD_SUPPLIES
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