參數(shù)資料
型號： ADZS-BF548-EZLITE
廠商： Analog Devices Inc
文件頁數(shù)： 56/100頁
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描述： KIT EZLITE ADZS-BF548
產品培訓模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
特色產品： Blackfin? BF50x Series Processors
標準包裝： 1
系列： Blackfin®
類型： DSP
適用于相關產品： ADSP-BF548
所含物品： 板，軟件，4x4 鍵盤，光學撥輪，QVGA 觸摸屏 LCD 和 40G 硬盤
配用： ADZS-BFBLUET-EZEXT-ND - EZ-EXTENDER DAUGHTERBOARD
ADZS-BFLLCD-EZEXT-ND - BOARD EXT LANDSCAP LCD INTERFACE
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ADSP-BF547BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF544BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
Enhanced Parallel Peripheral Interface Timing
enhanced parallel peripheral interface timing operations.
Table 40. Enhanced Parallel Peripheral Interface Timing
Parameter
Min
Max
Unit
Timing Requirements
tPCLKW
PPIx_CLK Width
6.0
ns
tPCLK
PPIx_CLK Period
13.3
ns
Timing Requirements—GP Input and Frame Capture Modes
tSFSPE
External Frame Sync Setup Before PPIx_CLK
0.9
ns
tHFSPE
External Frame Sync Hold After PPIx_CLK
1.9
ns
tSDRPE
Receive Data Setup Before PPIx_CLK
1.6
ns
tHDRPE
Receive Data Hold After PPIx_CLK
1.5
ns
Switching Characteristics—GP Output and Frame Capture Modes
tDFSPE
Internal Frame Sync Delay After PPIx_CLK
10.5
ns
tHOFSPE
Internal Frame Sync Hold After PPIx_CLK
2.4
ns
tDDTPE
Transmit Data Delay After PPIx_CLK
9.9
ns
tHDTPE
Transmit Data Hold After PPIx_CLK
2.4
ns
Figure 30. EPPI GP Rx Mode with External Frame Sync Timing
Figure 31. EPPI GP Tx Mode with External Frame Sync Timing
tPCLK
tSFSPE
DATA0 IS
SAMPLED
DATA1 IS
SAMPLED
PPI_DATA
PPI_CLK
PPI_FS1/2
tHFSPE
tHDRPE
tSDRPE
tPCLKW
tHDTPE
tSFSPE
DATA DRIVING/
FRAME SYNC
SAMPLING EDGE
DATA DRIVING/
FRAME SYNC
SAMPLING EDGE
PPI_DATA
PPI_CLK
PPI_FS1/2
tHFSPE
tDDTPE
tPCLK
tPCLKW
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