參數(shù)資料
型號： ADSP-BF535
廠商： Analog Devices, Inc.
英文描述： Blackfin Embedded Processor
中文描述： Blackfin嵌入式處理器
文件頁數(shù)： 31/44頁
文件大?。?/td> 1388K
代理商： ADSP-BF535
–31–
REV. A
ADSP-BF535
Table 22. Serial Ports—Enable and Three-State (Multichannel Mode Only)
Parameter
Switching Characteristics
t
DTENE
t
DDTTE
t
DTENI
t
DDTTI
Min
Max
Unit
Data Enable Delay from External TCLK
1
Data Disable Delay from External TCLK
1
Data Enable Delay from Internal TCLK
1
Data Disable Delay from Internal TCLK
1
3.0
ns
ns
ns
ns
12.0
2.0
12.0
1
Referenced to drive edge and TCLK is tied to RCLK.
Figure 14. Serial Ports
t
SCLKWE
t
SCLKE
DRIVE EDGE
TCLK (INT)
DRIVE EDGE
TCLK/RCLK
DRIVE EDGE
DRIVE EDGE
TCLK/RCLK
TCLK (EXT)
t
DDTTE
t
DTENE
t
DDTTI
t
DTENI
DT
DT
RCLK
RFS
DRIVE EDGE
SAMPLE EDGE
DATA RECEIVE—INTERNAL CLOCK
DATA RECEIVE—EXTERNAL CLOCK
RCLK
RFS
DRIVE EDGE
SAMPLE EDGE
t
SDRI
t
HDRI
t
SFSI
t
HFSI
t
DFSE
t
HOFSE
t
SCLKWI
t
SDRE
t
HDRE
t
SFSE
t
HFSE
t
DFSE
t
HOFSE
DR
DR
t
DDTI
TCLK
TFS
DRIVE EDGE
SAMPLE EDGE
DATA TRANSMIT—INTERNAL CLOCK
t
SFSI
t
HFSI
t
DFSI
t
HOFSI
t
SCLKWI
DT
t
HDTI
NOTE: EITHER THE RISING EDGE OR FALLING EDGE OF RCLK OR TCLK CAN BE USED AS THE ACTIVE SAMPLING EDGE.
t
DDTE
TCLK
TFS
DRIVE EDGE
SAMPLE EDGE
DATA TRANSMIT—EXTERNAL CLOCK
t
SFSE
t
HFSE
t
DFSE
t
HOFSE
DT
t
HDTE
TFS (“LATE”, EXT)
TFS (“LATE”, INT)
NOTE: EITHER THE RISING EDGE OR FALLING EDGE OF RCLK OR TCLK CAN BE USED AS THE ACTIVE SAMPLING EDGE.
t
SCLKWE
t
SCLKE
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PDF描述
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