參數(shù)資料
型號(hào): ADSP-BF535
廠商: Analog Devices, Inc.
英文描述: Blackfin Embedded Processor
中文描述: Blackfin嵌入式處理器
文件頁數(shù): 24/44頁
文件大小: 1388K
代理商: ADSP-BF535
ADSP-BF535
–24–
REV. A
Clock and Reset Timing
Table 11
and
Figure 8
describe clock and reset operations. Per
ABSOLUTE MAXIMUM RATINGS on Page 22
, combina-
tions of CLKIN and clock multipliers must not select core and
system clocks in excess of 350/300/200 MHz and 133 MHz,
respectively.
Table 11. Clock and Reset Timing
Parameter
Timing Requirements
t
CKIN
t
CKINL
t
CKINH
t
WRST
t
MSD
Min
Max
Unit
CLKIN Period
CLKIN Low Pulse
1
CLKIN High Pulse
1
RESET
Asserted Pulse Width Low
2
Delay from
RESET
Asserted to MSELx, SSELx, BYPASS,
and DF Valid
3
MSELx/SSELx/DF/BYPASS Stable Setup Before
RESET
Deasserted
4
MSELx/SSELx/DF/BYPASS Stable Hold After
RESET
Deasserted
25.0
10.0
10.0
11
100.0
ns
ns
ns
ns
ns
t
CKIN
15.0
t
MSS
2
t
CKIN
ns
t
MSH
2
t
CKIN
ns
Switching Characteristics
t
PFD
Flag Output Disable Time After
RESET
Asserted
15.0
ns
1
Applies to Bypass mode and Non-bypass mode.
2
Applies after power-up sequence is complete. At power-up, the processor’s internal phase-locked loop requires no more than 2000 CLKIN cycles, while
RESET
is asserted, assuming stable power supplies and CLKIN (not including start-up time of external clock oscillator).
3
SSELx, MSELx and DF values can change from this point, but the values must be valid.
4
SSELx, MSELx and DF values must be held from this time, until the hold time expires.
Figure 8. Clock and Reset Timing
SSEL1–0
MSEL6–0
BYPASS
DF
RESET
CLKIN
t
WRST
t
CK IN H
t
CK IN
t
CK IN L
t
MSH
t
PFD
t
MSD
t
MSS
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PDF描述
ADSP-BF535PBB-200 Blackfin Embedded Processor
ADSP-BF535PBB-300 Blackfin Embedded Processor
ADSP-BF535PKB-300 Blackfin Embedded Processor
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