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參數(shù)資料
| 型號： | AD9979BCPZRL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 42/56頁 |
| 文件大小： | 0K |
| 描述： | IC PROCESSOR CCD 14BIT 48-LFCSP |
| 標準包裝： | 1 |
| 類型： | CCD 信號處理器，14 位 |
| 輸入類型： | 邏輯 |
| 輸出類型： | 邏輯 |
| 接口： | 3 線串口 |
| 電流 - 電源： | 48mA |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-VFQFN 裸露焊盤，CSP |
| 供應商設備封裝： | 48-LFCSP-VQ（7x7） |
| 包裝： | 標準包裝 |
| 其它名稱： | AD9979BCPZRLDKR |
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AD9979
Rev. C | Page 47 of 56
Address
Data Bit
Content
Default
Value
Update
Type
Name
Description
35
[2:0]
1
SCK
H1DRV
H1 drive strength.
0 = off.
1 = 4.3 mA.
2 = 8.6 mA.
3 = 12.9 mA.
4 = 17.2 mA.
5 =21.5 mA.
6 = 25.8 mA.
7 = 30.1 mA.
[3]
Unused
Set unused bits to 0.
[6:4]
1
H2DRV
H2 drive strength.3
[7]
Unused
Set unused bits to 0.
[10:8]
1
H3DRV
H3 drive strength.3
[11]
Unused
Set unused bits to 0.
[14:12]
1
H4DRV
H4 drive strength.3
[15]
Unused
Set unused bits to 0.
[18:16]
1
HLDRV
HL drive strength.3
[19]
Unused
Set unused bits to 0.
[22:20]
1
RGDRV
RG drive strength.3
[27:23]
Unused
Set unused bits to 0.
36
[5:0]
0
SCK
SHDLOC
SHD sampling edge location.
[11:6]
20
SHPLOC
SHP sampling edge location.
[17:12]
10
SHPWIDTH
SHP width. Controls input dc restore switch active time.
[27:18]
Unused
Set unused bits to 0.
37
[5:0]
0
SCK
DOUTPHASEP
DOUT positive edge phase control.
[11:6]
20
DOUTPHASEN
DOUT negative edge phase control. Set DOUTPHASEN =
DOUTPHASEP + 0x20.
[12]
0
DCLKMODE
0 = DCLK tracks DOUT phase.
1 = DCLK is CLI post-Schmitt trigger and postdivider when CLIDIVIDE = 1.
[14:13]
2
CLKDATA_SEL
Data output clock selection.
0 = no delay.
1 = ~4 ns.
2 = ~8 ns.
3 =~12 ns.
[15]
0
INV_DCLK
0 = no inversion.
1 = invert DCLK to output.
[27:16]
Unused
Set unused bits to 0.
38
[27:0]
Unused
Set unused register to 0 if accessed.
39
[27:0]
Unused
Set unused register to 0 if accessed.
3A
[27:0]
Unused
Set unused register to 0 if accessed.
3B
[27:0]
Unused
Set unused register to 0 if accessed.
3C
[27:0]
Unused
Set unused register to 0 if accessed.
3D
[27:0]
Unused
Set unused register to 0 if accessed.
1 Recommended setting is enable retime. Enabling retime adds one cycle delay to programmed HBLK positions.
2 See Address 34, Bit 0 for setting options.
3 See Address 35, Bits[2:0] for setting options.
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