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參數資料
| 型號： | AD9557BCPZ-REEL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 17/92頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK XLATR PLL 1250MHZ 40LFCSP |
| 產品變化通告： | Minor Mask Change 11/Apr/2012 |
| 標準包裝： | 750 |
| 類型： | 時鐘/頻率轉換器 |
| PLL： | 是 |
| 主要目的： | 以太網，SONET/SDH |
| 輸入： | CMOS，LVDS，LVPECL |
| 輸出： | CMOS，HSTL，LVDS |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1.25GHz |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 40-VFQFN 裸露焊盤，CSP |
| 供應商設備封裝： | 40-LFCSP-VQ（6x6） |
| 包裝： | 帶卷 (TR) |
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AD9557
Data Sheet
Rev. B | Page 24 of 92
INPUT/OUTPUT TERMINATION RECOMMENDATIONS
AD9557
AD9558
HSTL OR
LVDS
DOWNSTREAM
DEVICE
WITH HIGH
IMPEDANCE
INPUT AND
INTERNAL
DC-BIAS
0.1F
100
09197-
130
Figure 30. AC-Coupled LVDS or HSTL Output Driver
(100 resistor can go on either side of decoupling capacitors and should be
as close as possible to the destination receiver.)
AD9557
AD9558
HSTL OR
LVDS
Z0 = 50
SINGLE-ENDED
(NOT COUPLED)
LVDS OR 1.8V HSTL
HIGH-IMPEDANCE
DIFFERENTIAL
RECEIVER
100
09197-
131
Figure 31. DC-Coupled LVDS or HSTL Output Driver
SINGLE-ENDED
(NOT COUPLED)
VS = 3.3V
3.3V
LVPECL
82
127
0.1F
AD9557
AD9558
1.8V
HSTL
Z0 = 50
09197-
132
Figure 32. Interfacing the HSTL Driver to a 3.3 V LVPECL Input
(This method incorporates impedance matching and dc biasing for bipolar
LVPECL receivers. If the receiver is self-biased, the termination scheme shown
in Figure 30 is recommended.)
XOA
XOB
AD9557/
AD9558
10MHz TO 50MHz FUNDAMENTAL
AT-CUT CRYSTAL WITH
10pF LOAD CAPACITANCE
10pF
09197-
133
Figure 33. System Clock Input (XOA, XOB) in Crystal Mode
(The recommended CLOAD = 10 pF is shown. The values of the 10 pF shunt
capacitors shown here should equal the CLOAD of the crystal.)
XOA
300
150
0.1F
XOB
AD9557/
AD9558
3.3V
CMOS
TCXO
0.1F
09197-
134
Figure 34. System Clock Input (XOA, XOB) When Using a TCXO/OCXO with
3.3 V CMOS Output
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PDF描述 |
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