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參數(shù)資料
| 型號： | AD9549ABCPZ-REEL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 42/76頁 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN/SYNCHRONIZR 64LFCSP |
| 產(chǎn)品變化通告： | AD9549A Mask Change 22/Oct/2010 |
| 標準包裝： | 750 |
| 類型： | 時鐘/頻率發(fā)生器，同步器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，LVPECL |
| 輸出： | CMOS，HSTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 750MHz |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 64-LFCSP-VQ（9x9） |
| 包裝： | 帶卷 (TR) |
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AD9549
Rev. D | Page 47 of 76
06744-
058
CSB
SCLK
SDIO
tHI
tLO
tCLK
tS
tDS
tDH
tH
BIT N
BIT N + 1
Figure 58. Serial Control Port Timing—Write
Table 12. Definitions of Terms Used in Serial Control Port Timing Diagrams
Parameter
Description
t
CLK
Period of SCLK
t
DV
Read data valid time (time from falling edge of SCLK to valid data on SDIO/SDO)
t
DS
Setup time between data and rising edge of SCLK
t
DH
Hold time between data and rising edge of SCLK
t
S
Setup time between CSB and SCLK
t
H
Hold time between CSB and SCLK
t
HI
Minimum period that SCLK should be in a logic high state
t
LO
Minimum period that SCLK should be in a logic low state
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AD9550BCPZ-REEL7 | IC INTEGER-N TRANSLATOR 32-LFCSP |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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