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參數(shù)資料
| 型號(hào)： | AD14160L |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | Quad-SHARC DSP Multiprocessor Family |
| 中文描述： | 四SHARC處理器DSP的多處理器家族 |
| 文件頁(yè)數(shù)： | 31/52頁(yè) |
| 文件大小： | 1193K |
| 代理商： | AD14160L |
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AD14160/AD14160L
–31–
REV. A
Link Ports: 2
×
CLK Speed Operation
40 MHz–5 V
40 MHz–3.3 V
Min
Parameter
Min
Max
Max
Units
Receive
Timing Requirements:
t
SLDCL
t
HLDCL
t
LCLKIW
t
LCLKRWL
t
LCLKRWH
Data Setup Before LCLK Low
Data Hold After LCLK Low
LCLK Period (2
×
Operation)
LCLK Width Low
LCLK Width High
2.5
2.25
t
CK
/2
4.5
4.25
2.25
2.25
t
CK
/2
5
4
ns
ns
ns
ns
ns
Switching Characteristics:
t
DLAHC
t
DLALC
LACK High Delay After CLKIN High
LACK Low Delay After LCLK High
1
18 + DT/2
6
29 + DT/2
16.5
18 + DT/2
6
30 + DT/2
18.5
ns
ns
Transmit
Timing Requirements:
t
SLACH
t
HLACH
LACK Setup Before LCLK High
LACK Hold After LCLK High
19
–6.75
19
–6.5
ns
ns
Switching Characteristics:
t
DLCLK
t
DLDCH
t
HLDCH
t
LCLKTWL
t
LCLKTWH
t
DLACLK
LCLK Delay After CLKIN
Data Delay After LCLK High
Data Hold After LCLK High
LCLK Width Low
LCLK Width High
LCLK Low Delay After LACK High
8.5
3
8.5
2.75
ns
ns
ns
ns
ns
ns
–2
(t
CK
/4) – 1
(t
CK
/4) – 1
(t
CK
/4) + 9
–2
(t
CK
/4) – 0.75
(t
CK
/4) – 1.5
(t
CK
/4) + 9
(t
CK
/4) + 1
(t
CK
/4) + 1
(3
×
t
CL
/4) + 17
(t
CK
/4) + 1.5
(t
CK
/4) + 1
(3
×
t
CL
/4) + 17
NOTE
1
LACK will go low with t
DLALC
relative to rising edge of LCLK after first nibble is received. LACK will not go low if the receiver’s link buffer is not about to fill.
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PDF描述 |
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參數(shù)描述 |
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