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參數(shù)資料
| 型號(hào)： | AD14060BF-4 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | Quad-SHARC DSP Multiprocessor Family |
| 中文描述： | 48-BIT, 40 MHz, OTHER DSP, CQFP308 |
| 封裝： | CERAMIC, QFP-308 |
| 文件頁數(shù)： | 31/44頁 |
| 文件大?。?/td> | 744K |
| 代理商： | AD14060BF-4 |
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AD14060/AD14060L
–31–
REV. A
Link Ports: 2
×
CLK Speed Operation
5 V
3.3 V
Parameter
Min
Max
Min
Max
Units
R
eceive
Timing Requirements:
t
SLDCL
t
HLDCL
t
LCLK IW
t
LCLK RWL
t
LCLK RWH
Data Setup Before LCLK Low
Data Hold After LCLK Low
LCLK Period (2
×
Operation)
LCLK Width Low
LCLK Width High
2.5
2.25
t
CK
/2
4.5
4.25
2.25
2.25
t
CK
/2
5
4
ns
ns
ns
ns
ns
Switching Characteristics:
t
DLAHC
t
DLALC
LACK High Delay After CLK IN High
LACK Low Delay After LCLK High
1
18 + DT /2
6
29.5 + DT /2
16.5
18 + DT /2
6
30.5 + DT /2
18.5
ns
ns
T ransmit
Timing Requirements:
t
SLACH
t
HLACH
LACK Setup Before LCLK High
LACK Hold After LCLK High
19
–6.75
19
–6.5
ns
ns
Switching Characteristics:
t
DLCLK
t
DLDCH
t
HLDCH
t
LCLK T WL
t
LCLK T WH
t
DLACLK
LCLK Delay After CLK IN
Data Delay After LCLK High
Data Hold After LCLK High
LCLK Width Low
LCLK Width High
LCLK Low Delay After LACK High
9
3
9
2.75
ns
ns
ns
ns
ns
ns
–2
(t
CK
/4) – 1
(t
CK
/4) – 1
(t
CK
/4) + 9
–2
(t
CK
/4) – 0.75
(t
CK
/4) – 1.5
(t
CK
/4) + 9
(t
CK
/4) + 1
(t
CK
/4) + 1
(3
×
t
CL
/4) + 17
(t
CK
/4) + 1.5
(t
CK
/4) + 1
(3
×
t
CL
/4) + 17
NOT E
1
LACK will go low with t
DLALC
relative to rising edge of LCLK after first nibble is received. LACK will not go low if the receiver’s link buffer is not about to fill.
相關(guān)PDF資料 |
PDF描述 |
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| AD14060LBF-4 | Quad-SHARC DSP Multiprocessor Family |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| AD14160 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Quad-SHARC DSP Multiprocessor Family |
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| AD14160KB-4 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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